nghiên cứu và thiết kế bộ chuyển chuyển đổi ethernet e1 trên công nghệ fpga

Kh i Write Control Signals genetator .... Kh i GFP Header và Ethernet Signals mapper .... Kh i Read Control Signals genetator ...

B GIÁO D C VÀ ÀO T O    

TR  NG  I H C BÁCH KHOA HÀ N I  

-

TR N  C CHÍNH

NGHIÊN C U VÀ THI T K B CHUY N I ETHERNET-E1      

Chuyên ngành : K thu t Truy n thông

LU N V N TH C S K THU T      

K THU T TRUY N THÔNG   

NG I H  NG D N KHOA H C  

TS Ph m Thành Công

Hà N i – 2014

1

L I CAM OAN 3 

DANH M C CÁC KÝ HI U, CÁC CH VI T T T 4    

DANH M C B NG BI U 5  

DANH M C CÁC HÌNH V ,    TH 6

M  U 8

Ch ng 1 T NG QUAN 10 

1.1 T ng quan v k thu t Ethernet – over – PDH (EoPDH) 10   

1.1.1 C u trúc khung Ethernet 10

1.1.2 C u trúc khung E1 12

1.1.3 C u trúc khung GFP 15

1.1.4 K thu t Frame encapsulation 16 

1.1.5 K thu t Mapping 18 

1.2 Lí do l a ch n công ngh FPGA 19  

Ch ng 2 THI T K B CHUY N      I ETHERNET – E1 TRÊN CÔNG NGH FPGA 21

2.1 Thi t k b chuy n i Ethernet – E1 trên FPGA 21    

2.2 Kh i thu phát Ethernet (PHY Ethernet) 22

2.3 Kh i kh i t o (Initmodule) 23 !

2.4 Kh i Txmodule 25

2.4.1 Kh i nl_frame 25

2.4.3 Kh i Write Control Signals genetator 30

2.4.4 Kh i GFP Header và Ethernet Signals mapper 34

2.4.5 Kh i Read Control Signals genetator 37

2.4.6 Kh i E1_frame 39

2.5 Kh i giao ti p lu ng E1 (LIU) 41  " 2.6 Kh i Rxmodule 41

2 / 15

2.6.1 Khôi ph c d li u và nh th i 41# $  % &

2.6.2.Kh i E1_deframe 45

2.6.3.Kh i Gfp_deframe 47

2.6.4.Kh i ng b khung GFP 48 "  2.6.5.Kh i t o tín hi u i u khi n ghi RAM 49 !    

2.6.6.Kh i t o tín hi u i u khi n c RAM và óng khung Ethernet 49 !      

2.6.7.Kh i chuy n i d li u 8 bít thành chu n MII 51   $  '

2.7 K t qu mô ph ng h th ng 52 ( )  

Ch ng 3 K T QU VÀ ÁNH GIÁ 54   

3.1 S kh i và thi t k ph n c ng 54 "    * + 3.1.1 S kh i 54 "  3.1.2 S nguyên lý 55 " 3.2 K t qu th nghi m trên m ch hoàn ch nh 60 ( ,  !

-3.2.1 Mô hình th nghi m th c t 60,   

3.2.2 K t lu n và ki n ngh 60   %

TÀI LI U THAM KH O 62 

3

Tôi cam oan ây là công trình nghiên c u c a riêng tôi Các s  +   li u và k t 

qu nêu trong lu n v n là trung th c và ch a t ng (  /   0 1c ai công b trong b t k   2 công trình nào khác

TÁC GI LU N V N  3 4

Tr n * +c Chính

4 / 15

DANH M C CÁC KÝ HI U, CÁC CH VI T T T     

1 CAS Channel Associated

Signalling

Báo hiu kênh riêng

2 CRC Cyclic Redundancy Check Kim tra d vòng

3 DCO Digital Control Oscillator B iu khin dao ng s

4 DHCP Dynamic Host

Configuration Protocol Giao th+c cu hình ng máy ch.

5 EoPDH Ethernet over PDH Truyn ethernet trên nn h! t*ng

PDH

6 HDLC High-Level Data Link

Control

iu khin liên kt d$ liu m+c cao

7 MAC Media Access Control iu khin truy nhp

8 MII Media Independent

Interface

Chu'n giao din giao tip d$ liu IP m+c vt lý

9 MLT-3 Multi-Level Transmit 3 Mã truyn d$ liu a m+c (Mt lo!i

mã &ng dây)

10 NRZ Non Return to Zero Mã &ng dây mà m+c tín hiu

không quay tr l!i m+c 0

11 NRZI Non Return to Zero

Inverted

Mt lo!i mã &ng dây ((o c.a mã NRZ)

12 GFP Generic Framing Procedure Thut toán óng khung chung

13 PDH Plesiochronous Digital

Hierarchy

K thut phân cp s c n "ng b

14 SDH Synchronous Digital

Hierarchy K thut phân cp s "ng b

5

B(ng 2.1 Mô t( giao din khi InitModule 23 B(ng 2.2 Tham s th&i gian tín hiu reset cho khi PHY Ethernet 24 B(ng 2.3 Mô t( giao din khi nl_frame 25

6 / 15

DANH M C CÁC HÌNH V ,    TH 

Hình 1.1 Cu trúc khung d$ liu Ethernet 10

Hình 1.2 Cu trúc khung d$ liu c.a lu"ng E1 12

Hình 1.3 Cu trúc a khung c.a lu"ng E1 13

Hình 1.4 Các bit ch+c n/ng CRC c.a lu"ng E1 14

Hình 1.5 Cu trúc khung GFP 15

Hình 1.6 So sánh khung d$ liu HDLC và GFP 17

Hình 1.7 Quá trình mapping d$ liu t 0 khung GPF vào khung E1 18

Hình 2.1 S " khi thit k b chuyn i E1-Ethernet 21

Hình 2.2 Gi(n " th&i gian tín hiu thu phát vt lý Ethernet 22

Hình 2.3 Khi kh i t!o iu kin ban *u 23

Hình 2.4 Gi(n " th&i gian tín hiu reset cho khi PHY Ethernet 24

Hình 2.5 Khi phân tích khung Ethernet 25

Hình 2.6 Kt qu( mô ph)ng thc hin khi nl_frame 28

Hình 2.7 S " thit k khi ghép kênh GFP 29

Hình 2.8 Lu " thut toán t!o tín hiu iu khin ghi RAM 31

Hình 2.9 Mô ph)ng thc hin thut toán t !o tín hiu iu khin ghi RAM 33

Hình 2.10 Cu trúc d$ liu khung GFP 34

Hình 2.11 Lu " thut toán thc hin ghép kênh GFP 35

Hình 2.12 Mô ph)ng thc hin thut toán GFP 36

Hình 2.13 Thut toán t!o tín hiu iu khin c RAM 38

Hình 2.14 Mô ph)ng các tín hiu iu khin c Ram 38

Hình 2.15 S " khi ghép kênh E1_frame 39

Hình 2.16 Mô ph)ng thc hin t!o xung %nh th&i cho khi E1_frame 39

Hình 2.17 Mô ph)ng thc hin ghép kênh E1_frame 40

Hình 2.18 Mô ph)ng d$ liu E1 chuyn thành chu5i bít ni tip tc  E1 41

Hình 2.19 Quá trình khôi ph#c d$ liu và %nh th&i 42

Hình 2.20 Tín hiu ã 1c khôi ph#c không có nhi6u 42

7

Hình 2.21 Tín hiu ã 1c khôi ph #c có nhi6u 43

Hình 2.22 *u ra b lc trung bình c.a tín hiu không có nhi6u 43

Hình 2.23 *u ra b lc trung bình c.a tín hiu có nhi6u 43

Hình 2.24 Khôi ph#c %nh th&i DPLL 44

Hình 2.25 S " nguyên lý làm vic b tách sóng pha 45

Hình 2.26 Mô ph)ng khi khôi ph#c %nh th&i 45

Hình 2.27 S " thit k khi E1_deframe 45

Hình 2.28 Thut toán thc hin "ng b khung E1 46

Hình 2.29 S " thit k khi GFP_deframe 47

Hình 2.30 Mô ph)ng thc hin "ng b GFP_Deframe 48

Hình 2.31 Mô ph)ng t!o tín hiu iu khin ghi RAM 49

Hình 2.32 Lu " thut toán iu khin tín hiu c Ram và ghép khung Ethernet 49

Hình 2.33 Mô ph)ng t!o tín hiu c Ram và óng khung Ethernet 51

Hình 2.34 Mô ph)ng thc hin chuyn i 8 bít thành nible 4 bit 52

Hình 2.35 Mô ph)ng *u vào và *u ra c.a h thng E1_Ethernet 53

Hình 3.1 S " khi b chuyn i Ethernet-E1 54

Hình 3.2 S " nguyên lý tng quát 55

Hình 3.3 S " nguyên lý m!ch giao tip lu"ng E1 55

Hình 3.4 S " nguyên lý m!ch FPGA 56

Hình 3.5 S " nguyên lý m!ch thu phát Ethernet 57

Hình 3.6 S " nguyên lý m!ch ngu"n 58

Hình 3.7 M!ch in PCB 58

Hình 3.8 M!ch l7p ráp hoàn ch-nh 59

Hình 3.9 Mô hình th, nghim thc t 60

8 / 15

M  U

Trong bi c(nh nhu c*u và s phát trin công ngh thông tin m!nh m8 nh hin nay, h thng m!ng truyn d9n óng vai trò cc k2 quan trng và là xng sng c.a bt k2 h thng thông tin nào H thng m!ng l:i truyn d9n v:i ch+c n/ng truyn t(i d$ liu ngày càng ph(i áp +ng 1c các yêu c*u nh dung l1ng l:n, tính th&i gian thc c.a các d%ch v# tho!i, video…c.a các h thng +ng d#ng truyn thông và công ngh thông tin  áp +ng 1c nhu c*u s, d#ng d%ch v# ngày càng cao, các công ngh truyn d9n c;ng phát trin không ng0ng và a d!ng Hin nay c s h! t*ng m!ng truyn d9n c.a n:c ta ch yu v9n da trên nn m!ng truyn d9n s, d#ng công ngh PDH và SDH; các thit b% cung cp d%ch v# truyn thng nh tng ài, vi ba lu"ng …kt ni v:i m!ng truyn d9n theo chu'n E1 Tuy nhiên, các thit b % cung cp d%ch v# hin !i nh truyn hình, voice IP … ngày nay u 1c thit k theo chu'n IP và không th kt ni trc tip v:i h thng truyn d9n theo chu'n E1 Nh vy, nhu c*u c*n ph(i chuyn i t0 giao din Ethernet sang giao din E1  các thit b % *u cui IP s, d#ng 1c nn t(ng m!ng

truyn d9n hin nay là cc k2 c*n thit Do ó tôi chn  tài “Nghiên c u và thi t  

1c mt thit b% bin i trung gian  các thit b% *u cui v:i giao din IP s, d#ng 1c c  s h! t*ng m!ng truyn d9n chu'n E1 hin có Bên c!nh ó, ây c;ng

là c hi cho b(n thân tôi, là ng&i làm công tác nghiên c+u trong mt c s nghiên c+u trong n:c, có th làm ch và áp d#ng công ngh hin !i vào thit k và s(n xut thit b% vi6n thông

Lun v/n 1c chia làm 3 ch ng:

Trình bày tng quan, ng7n gn v k thut Ethernet – over – PDH và các vn

 liên quan

9

Trong chng này, tr:c ht phân tích và a ra các tiêu chí  la chn nn t(ng ph*n c+ng FPGA cho thit k K n, trên c s lý thuyt chng 1, xây dng s " khi chi ti t, lp trình và mô ph)ng các khi ch+c n/ng trên FPGA, k thut x, lý s, lu " thut toán c;ng nh kt qu( mô ph)ng trên các công c# thit k

Trình bày c# th s  " khi, s " nguyên lý, s " m!ch in c.a thit k hoàn ch-nh So sánh kt qu ( mô ph)ng và kt qu( thc nghim c.a thit b% ánh giá kt qu( nghiên c+u, tính +ng d#ng kh( thi c.a  tài

10 / 15

Chưng 1 T NG QUAN 

Ethernet – over – PDH (EoPDH) là t p h p c a nh ng k thu t và chu n cho  1 $   ' phép chúng ta truy n các khung d li u Ethernet trên n n h t ng truy n d n PDH  $   ! *  9

 i u này cho phép m r ng kh n ng cung c p d ch v c a m ng truy n d n, các  ( /  % # !  9 thi t b truy n d n PDH ho c SDH có th cung c p cho ng i dùng d ch v  %  9 <   & % # Ethernet Ngoài ra, k thu t này c ng phù h p v i xu h ng h i t c a m ng vi n   ; 1 : :  # ! 6 thông th h m i, v i công ngh IP là ch o Các k thu t chính x d ng trong   : :  !   , # EoPDH là óng gói khung d li u (frame encapsulation) nh d ng khung GFP theo  $  % ! chu n G.7041; ánh x d li u Ethernet trên khung d li u PDH (mapping Ethernet-' ! $  $  over-PDH framing) Ngoài ra còn có các k thu t khác trên l p cao h n nh   :   VLAN tagging, phân quy n u tiên QoS và m t s giao th c l p ng d ng nh     + : + #  DHCP server, giao di n ng i dùng s d ng HTML  & , #   hi u rõ k thu t EoPDH,  

tr c h t chúng ta ph i hi u :  (  1c c u trúc khung d li u Ethernet và E1  $ 

Hình 1.1 C u trúc khung d li u Ethernet  $ 

11

Tr ng Preamble g m có 8 byte xen k các bít ‘0’ và bít ‘1’, m c ích c a & " 8 # 

tr ng này là thông báo khung và cho phép các máy thu trên m ng & ! "ng b v i  : khung ang  n Trong c u trúc khung theo chu n IEEE 802.3 thì còn có thêm  '

tr ng SOF (Start of Frame) là byte cu i trong 8 byte preamble k t thúc b ng 2 bit &   =

‘1’ liên ti p xác nh u khung   % *

Tr ng này ch a a ch MAC c a máy nh n và a ch MAC c a máy g i, & + % -  % - ,

m i a ch MAC này g m 6 byte a ch c a máy g i là duy nh t còn a ch c a 5 % - " % - ,  % - máy nh n có th là m t (unicast), nhi u (multicast), ho c qu ng bá (broadcast)     < (

lo i d li u c a giao th c l p trên nào ! $  + :

Tr ng này cho bi t chi u dài tính theo s byte c a tr ng d li u &    & $ 

Ngay sau khi l p v t lý và l p liên k t x lý xong, d li u :  :  , $  1c g i lên giao ,

th c c a l p cao h n k ti p + :    n v d li u nh nh t là 64 byte, n u d li u không % $  )   $ 

 thì m t s byte d li u m s   $   8 1c chèn thêm vào b o m ph n d li u nh  ( ( * $  )

nh t c a khung ph i là 64 byte  (

Tr ng FCS cung c p k thu t phát hi n l i, thu t toán phát hi n l i CRC &     5   5

1c s d ng cho máy thu và máy phát t o ra giá tr CRC cho tr ng FCS , #  ! % &

Tr ng FCS bao g m 4 byte (32 bít) ch a các giá tr CRC, các giá tr này & " + % % 1c tính toán nh m t hàm n i dung c a các tr ng: a ch ích, a ch ngu n, chi u dài    & % -  % - " 

tr ng d li u, d li u Thu t toán mã hóa & $  $   1c th c hi n l y d li u D    $  1c nhân

v i X: n và 1c chia b i a th c G(x)  +

12 / 15

1.1.2 C u trúc khung E1 

Trong truy n d n PDH, c u trúc khung E1 v i t c 2.048 Mbps theo chu n  9  :   ' G.704 c a ITU-T 1 %c nh ngh a nh sau: > 

M t khung có th i gian 125µs  & 1c chia thành 32 khe th i gian b ng nhau & =

và ánh s th t t TS0 n TS31; m i khe th i gian TS dài 3.9 µs g m m t t mã   +  0  5 & "  0

8 bit M i khung g m có 256 bit và chu k l p l i c a khung là 8000Hz B ng thông 5 " 2 < ! /

mà m t khe th i gian chi m 64kbps  & 

Hình 1.2 C u trúc khung d li u c a lu ng E1  $  "

13

Hình 1.3C u trúc a khung c a lu ng E1   "

Các khe TS0 ng u các khung ch n g m bit Si + * ? " 1 , #c s d ng cho qu c t   (n u không dùng thì  1 < =c t b ng 1) và b y bit còn l i là t mã ng b khung có ( ! 0 "  giá tr là 0011011 Các khe TS0 ng u các khung l g m bit th nh t là Si dùng % + * @ " +  cho m ng qu c t (n u không dùng thì !    1 < =c t b ng 1), bit th hai luôn có giá tr + %

b ng 1 tránh trùng v i t mã ng b khung, bit th ba dùng cho c nh báo xa khi =  : 0 "  + (

m t ng b khung, n m bit còn l i dùng cho qu c gia Khi tr m u xa không thu  "  / !  ! *

1 0c t mã ng b khung thì bit A "  1c b t lên 1 báo cho tr m g c bi t   !  

M i a khung ch a 16 khung và có th i gian là 2ms Các khung 5  + & 1 c ánh

s th t t F0 n F15, trong ó 8 khung mang ch s ch n và 8 khung mang ch s  +  0   -  ? - 

l Khe th i gian TS16 c a khung F0 ch a t mã @ & + 0 "ng b a khung có giá tr   %

1 <c t b ng 1 c nh báo m t ng b a khung u xa, các bit còn l i n=  (  "   * ! x u không s d ng , # 1 <c t b ng 1 Các khe th i gian TS16 c a các khung t F1 n = & 0 

14 / 15

F15 dùng truy n báo hi u Báo hi u c a m i kênh tho i     5 ! 1c mã hóa thành 4 bit

a, b, c, d và ghép vào n a khe th i gian TS16; n a bên trái (tr ng s cao) truy n báo , & ,   

hi u c a các kênh tho i t 1 n 15, n a bên ph i (tr ng s th p) s truy n báo hi u  ! 0  , (    8  

c a các kênh tho i t 16 n 30 Nh v y ph i có 16 khe th i gian TS16 trong m t ! 0    ( & 

a khung v a 0   truy n báo hi u cho 30 kênh tho i và   ! "ng b a khung  

Ph ng th c truy n báo hi u trên  +   1c g i là báo hi u kênh k t h p CAS (Channel    1 Associated Signalling)

Trong tr ng h p lu ng E1 dùng truy n s li u, thì bit Si trong khe th i & 1 "     & gian TS0 là bit ki m tra d vòng CRC  

Hình 1.4 Các bit ch c n ng CRC c a lu ng E1 + / "