1. Trang chủ
  2. » Luận Văn - Báo Cáo

thiết kế bộ cân bằng tuyến tính thời gian liên tục pam4 trong hệ thống định thì khôi phục dữ liệu 64gbps công nghệ cmos 65nm

58 2 0
Tài liệu đã được kiểm tra trùng lặp

Đang tải... (xem toàn văn)

Tài liệu hạn chế xem trước, để xem đầy đủ mời bạn chọn Tải xuống

THÔNG TIN TÀI LIỆU

Thông tin cơ bản

Tiêu đề Thiết Kế Bộ Cân Bằng Tuyến Tính Thời Gian Liên Tục PAM4 Trong Hệ Thống Định Thì Khôi Phục Dữ Liệu 64Gbps Công Nghệ 65Nm
Tác giả Hà Hồng Quân
Người hướng dẫn TS. Trần Hoàng Linh
Trường học Đại Học Bách Khoa
Chuyên ngành Kỹ Thuật Điện Tử
Thể loại Luận Văn Thạc Sĩ
Năm xuất bản 2024
Thành phố Tp. Hồ Chí Minh
Định dạng
Số trang 58
Dung lượng 1,78 MB

Cấu trúc

  • 1. GIỚI THIỆU (13)
    • 1.1 Tổng quan (13)
    • 1.2 Tình hình nghiên cứu trong và ngoài nước (13)
    • 1.3 Nhiệm vụ luận văn (14)
  • 2. LÝ THUYẾT (16)
    • 2.1 Clock data recovery (16)
    • 2.2 Kiến trúc CDR cơ bản (17)
      • 2.2.1. Bộ dò pha tuyến tính (linear phase detector) (18)
      • 2.2.2. Bộ dò pha Bang-bang (Bang-bang phase detector) (20)
      • 2.2.3. Voltage Controlled Oscillator (VCO) (21)
      • 2.2.4. Thông số hàm truyền trong CDR (22)
    • 2.3 CDR dựa trên VCO số (23)
    • 2.4 CDR dựa trên PI (24)
    • 2.5 Mạch Current Mirror (25)
    • 2.6 Mạch lọc thông thấp RC (27)
    • 2.7 Giới thiệu về CTLE (28)
    • 2.8 Cấu trúc của CTLE sử dụng kỹ thuật Model Order Reduction (31)
    • 2.9 Cấu trúc của CTLE sử dụng kỹ thuật Peaking Inductor (32)
    • 2.10 Tích hợp Active Inductor vô CTLE (38)
  • 3. THIẾT KẾ VÀ THỰC HIỆN PHẦN CỨNG (41)
    • 3.1 Thiết kế tổng quan (41)
  • 4. KẾT QUẢ THỰC HIỆN (43)
    • 4.1 Mạch active inductor (43)
      • 4.1.1. Sơ đồ mạch (43)
      • 4.1.2. Mô phỏng AC (43)
      • 4.1.3. Kết quả (44)
      • 4.1.3. Nhận xét (44)
    • 4.2 Mạch CTLE với active inductor boost gain so sánh với active inductor LEE’s (45)
      • 4.2.1. Sơ đồ mạch (45)
      • 4.2.2. Mô phỏng AC (46)
    • 4.3 Mạch CTLE với active inductor boost gain sử dụng trong luận văn (48)
      • 4.3.1. Sơ đồ mạch (48)
      • 4.3.2. Mô phỏng AC (48)
      • 4.3.3. Phân tích transient (50)
      • 4.3.4. Phân tích eye diagram (51)
      • 4.3.5. Phân tích Monte-carlo (51)
      • 4.3.6. Kết quả (53)
  • 5. KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN (54)
    • 5.1 Kết luận (54)
    • 5.2 Hướng phát triển (55)
  • 6. TÀI LIỆU THAM KHẢO (56)

Nội dung

DANH SÁCH THUẬT NGỮ VÀ CÁC TỪ VIẾT TẮT AC Gain Độ lợi điện thế được tính bằng sự thay đổi một khoảng ngõ ra chia một khoảng ngõ vào BW3DB Băng thông của mạch tại DC gain giảm xuống 3dB

GIỚI THIỆU

Tổng quan

Các ứng dụng System-on-chip, Network-on-chip, FPGA tốc độ cao ngày càng đặt ra vấn đề về băng thông, hiệu quả giao tiếp die-to-die Tuy nhiên ở tốc độ cao, các vấn đề về jitter, nhiễu, suy hao sinh ra khiên dữ liệu khó phục hồi đúng được

Lưu lượng truy cập internet toàn cầu tiếp tục tăng và dự kiến sẽ tăng gần gấp năm lần từ năm 2015 đến năm 2025, được thúc đẩy bởi các ứng dụng mới như internet vạn vật (IoT) và tăng trưởng trong các dịch vụ sử dụng nhiều băng thông như phát trực tuyến video, đã chiếm 70% tổng lưu lượng truy cập internet trong năm 2025

Sự tăng trưởng bùng nổ như vậy được thực hiện bằng cách mở rộng cơ sở hạ tầng mạng và trung tâm dữ liệu cung cấp exabyte (EB = 10 9 GB) nội dung cho người dùng mỗi tháng

Vì vậy cần có một bô thu phát tốc độ cao, khắc phục được nhược điểm trên cũng như có chất lượng tốt

Mục tiêu cần nghiên cứu:

Luận văn tìm hiểu tổng quan về cấu trúc CTLE, các thông số kỹ thuật phải quan tâm khi thiết kế với các khối cơ bản, đồng thời mô phỏng một mô hình bộ CTLE sử dụng phần mềm của hãng Cadence dựa trên công nghệ 65nm từ đó tìm hiểu tính toán các kết quả thu được và áp dụng các cải tiến (nếu có) để tạo thành mô hình CTLE hoàn chỉnh.

Tình hình nghiên cứu trong và ngoài nước

Dưới đây là bảng tổng hợp một số đề tài thiết kế CTLE trong những năm gần đây được xuất hiện trong các luận văn, luận án mà đề tài tìm hiểu:

STT Năm Tên đề tài Tên tác giả Nhận xét

1 2022 Design of clock and data recovery circuits for energy-efficient short-reach optical transceivers

Gb/s Power consumption: 100GHz Tần số đánh giá 8GHz

Ngõ ra Đại lượng đo 𝒁 𝒊𝒏 =𝑽 𝒊𝒏_𝑨𝑪

Hình 4.2 Đáp ứng AC tại tần số 8GHZ, ZL mạch LEE’s active inductor và mạch luận văn sử dụng

Thông số Mạch tham khảo

Active inductor with gain boosting

Trở kháng tại 8GHz so với tại DC (Ohm)

Tại 8GHz, mạch active inductor của luận văn cho kết quả tốt hơn cả về trở kháng lẫn độ tăng so với tần số DC

Mạch CTLE với active inductor boost gain so sánh với active inductor LEE’s

Hình 4.3 Sơ đồ mạch CTLE

Hình 4.4 Kiến trúc active inductor tại bài báo tham khảo [2]

Hình 4.5 Kiến trúc trúc active inductor với gain-boosting luận văn

4.2.2 Mô phỏng AC Đặc tính Thông số Giá trị

Phương pháp Khảo sát Đáp ứng AC

Tần số đánh giá 8GHz

Ngõ ra Đại lượng đo 𝑯(𝒔) = 𝑽 𝒐𝒖𝒕𝒑 − 𝑽 𝒐𝒖𝒕𝒏

Hình 4.6 Đáp ứng AC sau CTLE giữa 2 mạch active inductor

Peaking gain của luận văn nhỏ hơn bài báo tham khảo nhưng độ tăng gain cao hơn, có thể thêm 1 bộ khuếch đại tần số thấp

Mạch CTLE với active inductor boost gain sử dụng trong luận văn

Hình 4.7 Kiến trúc trúc CTLE sử dụng tại luận văn

4.3.2 Mô phỏng AC a Input Đặc tính Thông số Giá trị

Phương pháp Khảo sát AC: 100Hz -> 100GHz

Tần số đánh giá 16GHz

Ngõ ra Đại lượng đo 𝑯(𝒔) = 𝑽 𝒐𝒖𝒕𝒑 − 𝑽 𝒐𝒖𝒕𝒏

Hình 4.8 Hàm truyền của mạch CTLE PAM4

Suy hao kênh truyền 8.33 dB

Eye diagram trước kênh truyền

Eye Diagram sau kênh truyền

Hình 4.9 Kết quả phân tích transient

Gieo 85 mẫu với sigma=3, quan át giá trị gain của hàm truyền sau CTLE:

Trung bình CTLE gain 7.99dB

Trung bình ngõ ra CTLE -444dbm

Kết luận: Trung bình các mẫu nằm trong vùng 3 sigma Giá trị trung bình là -

Thông số Bài báo tham khảo Luận văn này

Ngày đăng: 22/05/2024, 11:31

Nguồn tham khảo

Tài liệu tham khảo Loại Chi tiết
[1] Roshan-Zamir et al., "A 56-Gb/s PAM4 Receiver With Low-Overhead Techniques for Threshold and Edge-Based DFE FIR- and IIR-Tap Adaptation in 65-nm CMOS," in IEEE Journal of Solid-State Circuits, vol. 54, no. 3, pp. 672-684, March 2019, doi:10.1109/JSSC.2018.2881278 Sách, tạp chí
Tiêu đề: A 56-Gb/s PAM4 Receiver With Low-Overhead Techniques for Threshold and Edge-Based DFE FIR- and IIR-Tap Adaptation in 65-nm CMOS
[2] J. W. Poulton et al., "A 1.17-pJ/b, 25-Gb/s/pin Ground-Referenced Single-Ended Serial Link for Off- and On-Package Communication Using a Process- and Temperature-Adaptive Voltage Regulator," in IEEE Journal of Solid-State Circuits, vol. 54, no. 1, pp. 43-54, Jan. 2019, doi: 10.1109/JSSC.2018.2875092 Sách, tạp chí
Tiêu đề: A 1.17-pJ/b, 25-Gb/s/pin Ground-Referenced Single-Ended Serial Link for Off- and On-Package Communication Using a Process- and Temperature-Adaptive Voltage Regulator
[3] C. Cai, et al.: “A 1.25–12.5 Gbps adaptive CTLE with asynchronous statistic eye-opening monitor,” Journal of Electrical and Computer Engineering 2018 (2018) 3095950 (DOI: 10.1155/2018/3095950) [4] B. Razavi, "The Design of an Equalizer—Part One [The Analog Mind],"in IEEE Solid-State Circuits Magazine, vol. 13, no. 4, pp. 7-160, Fall 2021, doi: 10.1109/MSSC.2021.3111426 Sách, tạp chí
Tiêu đề: A 1.25–12.5 Gbps adaptive CTLE with asynchronous statistic eye-opening monitor,” Journal of Electrical and Computer Engineering 2018 (2018) 3095950 (DOI: 10.1155/2018/3095950) [4] B. Razavi, "The Design of an Equalizer—Part One [The Analog Mind]
[5] B. Razavi, Design of Analog CMOS Intergrated Circuit, 2nd Edition, New York: McGraw-Hill Education, 2016 Sách, tạp chí
Tiêu đề: Design of Analog CMOS Intergrated Circuit, 2nd Edition
[6] Y. -S. Lee, W. -H. Ho and W. -Z. Chen, "A 25-Gb/s, 2.1-pJ/bit, Fully Integrated Optical Receiver With a Baud-Rate Clock and Data Recovery," in IEEE Journal of Solid-State Circuits, vol. 54, no. 8, pp Sách, tạp chí
Tiêu đề: A 25-Gb/s, 2.1-pJ/bit, Fully Integrated Optical Receiver With a Baud-Rate Clock and Data Recovery
[9] P.-J. Peng, J.-F. Li, L.-Y. Chen, and J. Lee, “A 56 Gb/s PAM- 4/NRZtransceiver in 40 nm CMOS,” in IEEE ISSCC Dig. Tech. Papers Feb. 2017, pp. 110–111 Sách, tạp chí
Tiêu đề: A 56 Gb/s PAM-4/NRZtransceiver in 40 nm CMOS,” "in IEEE ISSCC Dig. Tech
[10] L. Tang, W. Gai, L. Shi, X. Xiang, K. Sheng, and A. He, “A 32 Gb/s 133 mW PAM-4 transceiver with DFE based on adaptive clock phaseand threshold voltage in 65 nm CMOS,” in IEEE ISSCC Dig. Tech. Papers, Feb. 2018, pp. 114–116 Sách, tạp chí
Tiêu đề: A 32 Gb/s 133 mW PAM-4 transceiver with DFE based on adaptive clock phaseand threshold voltage in 65 nm CMOS,” "in IEEE ISSCC Dig. Tech. Papers
[8] Z. Zhou, K. A. Clark, C. Deakin and Z. Liu, "Clock Synchronized Transmission of 51.2 GBd Optical Packets for Optically Switched Data Khác

Xem thêm

HÌNH ẢNH LIÊN QUAN

Hình 2.1 Ba phương pháp phân phối clock: (a) global clock (b) source synchronous và (c) embedded clock - thiết kế bộ cân bằng tuyến tính thời gian liên tục pam4 trong hệ thống định thì khôi phục dữ liệu 64gbps công nghệ cmos 65nm
Hình 2.1 Ba phương pháp phân phối clock: (a) global clock (b) source synchronous và (c) embedded clock (Trang 16)
Hình 2.2 Định nghĩa sai số phase φER khi clock phục hồi là (a) bị khoá (b) trễ hoặc (c) sớm - thiết kế bộ cân bằng tuyến tính thời gian liên tục pam4 trong hệ thống định thì khôi phục dữ liệu 64gbps công nghệ cmos 65nm
Hình 2.2 Định nghĩa sai số phase φER khi clock phục hồi là (a) bị khoá (b) trễ hoặc (c) sớm (Trang 17)
Hình 2.3 Hogge Linear PD - thiết kế bộ cân bằng tuyến tính thời gian liên tục pam4 trong hệ thống định thì khôi phục dữ liệu 64gbps công nghệ cmos 65nm
Hình 2.3 Hogge Linear PD (Trang 19)
Hình 2.4 Alexander Bang-Bang Linear PD - thiết kế bộ cân bằng tuyến tính thời gian liên tục pam4 trong hệ thống định thì khôi phục dữ liệu 64gbps công nghệ cmos 65nm
Hình 2.4 Alexander Bang-Bang Linear PD (Trang 20)
Hình 2.6 Sơ đồ khối của CDR dựa trên VCO thông thường - thiết kế bộ cân bằng tuyến tính thời gian liên tục pam4 trong hệ thống định thì khôi phục dữ liệu 64gbps công nghệ cmos 65nm
Hình 2.6 Sơ đồ khối của CDR dựa trên VCO thông thường (Trang 21)
Hình 2.5 Đáp ứng của (a) PD tuyến tính và (b) PD bang-bang - thiết kế bộ cân bằng tuyến tính thời gian liên tục pam4 trong hệ thống định thì khôi phục dữ liệu 64gbps công nghệ cmos 65nm
Hình 2.5 Đáp ứng của (a) PD tuyến tính và (b) PD bang-bang (Trang 21)
Hình 2.7 Mô hình tương đương - thiết kế bộ cân bằng tuyến tính thời gian liên tục pam4 trong hệ thống định thì khôi phục dữ liệu 64gbps công nghệ cmos 65nm
Hình 2.7 Mô hình tương đương (Trang 22)
Hình 2.9 Đáp ứng tần số của H JTOL (f) - thiết kế bộ cân bằng tuyến tính thời gian liên tục pam4 trong hệ thống định thì khôi phục dữ liệu 64gbps công nghệ cmos 65nm
Hình 2.9 Đáp ứng tần số của H JTOL (f) (Trang 23)
Hình 2.10 Đáp ứng tần số H JTRAN (f) - thiết kế bộ cân bằng tuyến tính thời gian liên tục pam4 trong hệ thống định thì khôi phục dữ liệu 64gbps công nghệ cmos 65nm
Hình 2.10 Đáp ứng tần số H JTRAN (f) (Trang 23)
Hình 2.12 Mô hình tuyến tính của CDR dựa trên VCO số - thiết kế bộ cân bằng tuyến tính thời gian liên tục pam4 trong hệ thống định thì khôi phục dữ liệu 64gbps công nghệ cmos 65nm
Hình 2.12 Mô hình tuyến tính của CDR dựa trên VCO số (Trang 24)
Hình 2.11 Sơ đồ khối của bộ CDR dựa trên VCO số - thiết kế bộ cân bằng tuyến tính thời gian liên tục pam4 trong hệ thống định thì khôi phục dữ liệu 64gbps công nghệ cmos 65nm
Hình 2.11 Sơ đồ khối của bộ CDR dựa trên VCO số (Trang 24)
Hình 2.13 Mô hình của PI-based CDR - thiết kế bộ cân bằng tuyến tính thời gian liên tục pam4 trong hệ thống định thì khôi phục dữ liệu 64gbps công nghệ cmos 65nm
Hình 2.13 Mô hình của PI-based CDR (Trang 25)
Hình 2.17 Đáp ứng tần số biên độ của độ lợi - thiết kế bộ cân bằng tuyến tính thời gian liên tục pam4 trong hệ thống định thì khôi phục dữ liệu 64gbps công nghệ cmos 65nm
Hình 2.17 Đáp ứng tần số biên độ của độ lợi (Trang 28)
Hình 2.19 Đáp ứng tần số của tín hiệu, CTLE và tín hiệu sau khi đi qua CTLE - thiết kế bộ cân bằng tuyến tính thời gian liên tục pam4 trong hệ thống định thì khôi phục dữ liệu 64gbps công nghệ cmos 65nm
Hình 2.19 Đáp ứng tần số của tín hiệu, CTLE và tín hiệu sau khi đi qua CTLE (Trang 30)
Hình 2.20 Mạch CTLE sử dụng kỹ thuật Model Order Reduction - thiết kế bộ cân bằng tuyến tính thời gian liên tục pam4 trong hệ thống định thì khôi phục dữ liệu 64gbps công nghệ cmos 65nm
Hình 2.20 Mạch CTLE sử dụng kỹ thuật Model Order Reduction (Trang 31)

TỪ KHÓA LIÊN QUAN

TÀI LIỆU CÙNG NGƯỜI DÙNG

TÀI LIỆU LIÊN QUAN

w