thiết kế bộ cân bằng tuyến tính thời gian liên tục pam4 trong hệ thống định thì khôi phục dữ liệu 64gbps công nghệ cmos 65nm

DANH SÁCH THUẬT NGỮ VÀ CÁC TỪ VIẾT TẮT AC Gain Độ lợi điện thế được tính bằng sự thay đổi một khoảng ngõ ra chia một khoảng ngõ vào BW3DB Băng thông của mạch tại DC gain giảm xuống 3dB

GIỚI THIỆU

Tổng quan

Các ứng dụng System-on-chip, Network-on-chip, FPGA tốc độ cao ngày càng đặt ra vấn đề về băng thông, hiệu quả giao tiếp die-to-die Tuy nhiên ở tốc độ cao, các vấn đề về jitter, nhiễu, suy hao sinh ra khiên dữ liệu khó phục hồi đúng được

Lưu lượng truy cập internet toàn cầu tiếp tục tăng và dự kiến sẽ tăng gần gấp năm lần từ năm 2015 đến năm 2025, được thúc đẩy bởi các ứng dụng mới như internet vạn vật (IoT) và tăng trưởng trong các dịch vụ sử dụng nhiều băng thông như phát trực tuyến video, đã chiếm 70% tổng lưu lượng truy cập internet trong năm 2025

Sự tăng trưởng bùng nổ như vậy được thực hiện bằng cách mở rộng cơ sở hạ tầng mạng và trung tâm dữ liệu cung cấp exabyte (EB = 10 9 GB) nội dung cho người dùng mỗi tháng

Vì vậy cần có một bô thu phát tốc độ cao, khắc phục được nhược điểm trên cũng như có chất lượng tốt

Mục tiêu cần nghiên cứu:

Luận văn tìm hiểu tổng quan về cấu trúc CTLE, các thông số kỹ thuật phải quan tâm khi thiết kế với các khối cơ bản, đồng thời mô phỏng một mô hình bộ CTLE sử dụng phần mềm của hãng Cadence dựa trên công nghệ 65nm từ đó tìm hiểu tính toán các kết quả thu được và áp dụng các cải tiến (nếu có) để tạo thành mô hình CTLE hoàn chỉnh.

Tình hình nghiên cứu trong và ngoài nước

Dưới đây là bảng tổng hợp một số đề tài thiết kế CTLE trong những năm gần đây được xuất hiện trong các luận văn, luận án mà đề tài tìm hiểu:

STT Năm Tên đề tài Tên tác giả Nhận xét

1 2022 Design of clock and data recovery circuits for energy-efficient short-reach optical transceivers

Gb/s Power consumption: 100GHz Tần số đánh giá 8GHz

Ngõ ra Đại lượng đo 𝒁 𝒊𝒏 =𝑽 𝒊𝒏_𝑨𝑪

Hình 4.2 Đáp ứng AC tại tần số 8GHZ, ZL mạch LEE’s active inductor và mạch luận văn sử dụng

Thông số Mạch tham khảo

Active inductor with gain boosting

Trở kháng tại 8GHz so với tại DC (Ohm)

Tại 8GHz, mạch active inductor của luận văn cho kết quả tốt hơn cả về trở kháng lẫn độ tăng so với tần số DC

Mạch CTLE với active inductor boost gain so sánh với active inductor LEE’s

Hình 4.3 Sơ đồ mạch CTLE

Hình 4.4 Kiến trúc active inductor tại bài báo tham khảo [2]

Hình 4.5 Kiến trúc trúc active inductor với gain-boosting luận văn

4.2.2 Mô phỏng AC Đặc tính Thông số Giá trị

Phương pháp Khảo sát Đáp ứng AC

Tần số đánh giá 8GHz

Ngõ ra Đại lượng đo 𝑯(𝒔) = 𝑽 𝒐𝒖𝒕𝒑 − 𝑽 𝒐𝒖𝒕𝒏

Hình 4.6 Đáp ứng AC sau CTLE giữa 2 mạch active inductor

Peaking gain của luận văn nhỏ hơn bài báo tham khảo nhưng độ tăng gain cao hơn, có thể thêm 1 bộ khuếch đại tần số thấp

Mạch CTLE với active inductor boost gain sử dụng trong luận văn

Hình 4.7 Kiến trúc trúc CTLE sử dụng tại luận văn

4.3.2 Mô phỏng AC a Input Đặc tính Thông số Giá trị

Phương pháp Khảo sát AC: 100Hz -> 100GHz

Tần số đánh giá 16GHz

Ngõ ra Đại lượng đo 𝑯(𝒔) = 𝑽 𝒐𝒖𝒕𝒑 − 𝑽 𝒐𝒖𝒕𝒏

Hình 4.8 Hàm truyền của mạch CTLE PAM4

Suy hao kênh truyền 8.33 dB

Eye diagram trước kênh truyền

Eye Diagram sau kênh truyền

Hình 4.9 Kết quả phân tích transient

Gieo 85 mẫu với sigma=3, quan át giá trị gain của hàm truyền sau CTLE:

Trung bình CTLE gain 7.99dB

Trung bình ngõ ra CTLE -444dbm

Kết luận: Trung bình các mẫu nằm trong vùng 3 sigma Giá trị trung bình là -

Thông số Bài báo tham khảo Luận văn này