Đang tải... (xem toàn văn)
DANH SÁCH THUẬT NGỮ VÀ CÁC TỪ VIẾT TẮT AC Gain Độ lợi điện thế được tính bằng sự thay đổi một khoảng ngõ ra chia một khoảng ngõ vào BW3DB Băng thông của mạch tại DC gain giảm xuống 3dB
Trang 2CÔNG TRÌNH ĐƯỢC HOÀN THÀNH TẠI TRƯỜNG ĐẠI HỌC BÁCH KHOA –ĐHQG -HCM Cán bộ hướng dẫn khoa học : TS Trần Hoàng Linh
(Ghi rõ họ, tên, học hàm, học vị và chữ ký) Cán bộ chấm nhận xét 1 : TS Nguyễn Minh Sơn
(Ghi rõ họ, tên, học hàm, học vị và chữ ký) Cán bộ chấm nhận xét 2 : TS Bùi Trọng Tú
(Ghi rõ họ, tên, học hàm, học vị và chữ ký)
Luận văn thạc sĩ được bảo vệ tại Trường Đại học Bách Khoa, ĐHQG Tp HCM ngày 12 tháng 1 năm 2024
Thành phần Hội đồng đánh giá luận văn thạc sĩ gồm:
(Ghi rõ họ, tên, học hàm, học vị của Hội đồng chấm bảo vệ luận văn thạc sĩ) 1 PGS TS Trương Quang Vinh
2 TS Nguyễn Lý Thiên Trường
3 TS Nguyễn Minh Sơn
4 TS Bùi Trọng Tú
5 PGS.TS Hoàng Trang
Xác nhận của Chủ tịch Hội đồng đánh giá LV và Trưởng Khoa quản lý chuyên ngành sau khi luận văn đã được sửa chữa (nếu có)
CHỦ TỊCH HỘI ĐỒNG TRƯỞNG KHOA ĐIỆN – ĐIỆN TỬ
TS Trương Quang Vinh TS Nguyễn Quang Nam
Trang 3ĐẠI HỌC QUỐC GIA TP.HCM
TRƯỜNG ĐẠI HỌC BÁCH KHOA
CỘNG HÒA XÃ HỘI CHỦ NGHĨA VIỆT NAM Độc lập - Tự do - Hạnh phúc
NHIỆM VỤ LUẬN VĂN THẠC SĨ
Họ tên học viên: Hà Hồng Quân MSHV: 2170984 Ngày, tháng, năm sinh: 15/08/1999 Nơi sinh: Kiên Giang Chuyên ngành: Kỹ thuật Điện tử Mã số : 8520203
I TÊN ĐỀ TÀI: THIẾT KẾ BỘ CÂN BẰNG TUYẾN TÍNH THỜI GIAN LIÊN TỤC PAM4 TRONG HỆ THỐNG ĐỊNH THÌ KHÔI PHỤC DỮ LIỆU
64GBPS CÔNG NGHỆ 65NM
II TÊN ĐỀ TÀI TIẾNG ANH: DESIGN A PAM4 CONTINOUS TIME LINEAR EQUALIZER IN A 64GBPS CLOCK DATA RECOVERY 65NM CMOS
TECHNOLOGY
III NHIỆM VỤ VÀ NỘI DUNG: Thiết kế một mạch Cân bằng tuyến tính thới gian
liên tục (CTLE) sử dụng Active Inductor điện áp 1.2V ở công nghệ 65nm Bộ CTLE sử dụng common source topology và Active Inductor để tăng băng thông của mạch Mạch hoạt động ở tần số 16GHz có độ lợi là 7dB, sử dụng ngõ vào PAM4 64 Gbps
IV NGÀY GIAO NHIỆM VỤ : 04/09/2023
V NGÀY HOÀN THÀNH NHIỆM VỤ: 18/12/2023 VI CÁN BỘ HƯỚNG DẪN: Tiến sĩ Trần Hoàng Linh
TRƯỞNG KHOA ĐIỆN – ĐIỆN TỬ
(Họ tên và chữ ký)
Trang 4LỜI CẢM ƠN
Trước tiên em xin cảm ơn thầy Trần Hoàng Linh đã chấp nhận cho em làm luận văn, bao dung cho những thiếu sót của em Sự hướng dẫn tận tình, định hướng rõ từ đầu giúp em vạch ra mục tiêu sớm và có lộ trình rõ ràng, luận văn hoàn thành suôn sẻ, bình thường Sự thoải mái, thân thiện nhưng vẫn có nguyên tắc sống riêng và không hề dễ dãi của thầy là nguồn cảm hứng với em, cho cách em đối xử với mọi người xung quanh và khi làm việc
Luận văn được giúp sức về kiến thức rất nhiều từ các anh chị em AMS Synopsys Xin cảm ơn anh Hoàng, anh Trí, anh Nhân, anh Quân, Thành Đạt, Anh Thi đã giúp em hoàn thành luận văn, những gợi ý về chuyên môn và thực hành của mọi nguòi giúp em hoàn thiện rất nhiều
Xin cảm ơn cha mẹ, em gái đã đồng hành cùng con Xin cảm ơn anh chị em Nhân quả tự đã cùng tôi vượt qua những năm tháng thạc sĩ chông gai
Xin cảm ơn các thầy cô khoa Điện, thầy cô đại cương đã giúp em có nhiều nền tảng kiến thức trong kì thạc sĩ Hành trang từ các thầy cô giúp em tự tin hơn, vững bước khi xin việc làm, bước vào đời
Xin cảm ơn tất cả, cảm ơn rất nhiều
Tp Hồ Chí Minh, ngày 8 tháng 1 năm 2024
Hà Hồng Quân
Trang 5TÓM TẮT LUẬN VĂN
Luận văn này tập trung vào việc phát triển một mạch Continuous Time Linear Equalization (CTLE) sử dụng Active Inductor dùng nguồn 1.2V ở công nghệ 65nm Bộ CTLE sử dụng common source topology và Active Inductor để tăng bandwidth của mạch Mạch hoạt động ở tần số 16GHz có độ lợi là 7dB, sử dụng input PAM4 64 Gbps
Thiết kế này giúp cải thiện chất lượng tín hiệu và đảm bảo ổn định trong truyền dẫn dữ liệu ở tần số cao Cụ thể, luận văn gồm 5 chương sau:
CHƯƠNG 1 GIỚI THIỆU CHƯƠNG 2 LÝ THUYẾT
CHƯƠNG 3 THIẾT KẾ VÀ THỰC HIỆN PHẦN CỨNG CHƯƠNG 4 KẾT QUẢ THỰC HIỆN
CHƯƠNG 5 KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN
Trang 6ABSTRACT
This thesis focuses on developing a Continuous Time Linear Equalization (CTLE) circuit using Active Inductor using 1.2V power at 65nm technology The CTLE uses common source topology and Active Inductor to increase circuit bandwidth The circuit operates at 16GHz frequency with a gain of 7dB, using PAM4 64 Gbps input
This design helps improve signal quality and ensure stability in data transmission at high frequencies Specifically, the thesis includes the following 5 chapters:
CHAPTER 1 INTRODUCTION CHAPTER 2 THEORY
CHAPTER 3 HARDWARE DESIGN AND IMPLEMENTATION CHAPTER 4 IMPLEMENTATION RESULTS
CHAPTER 5 CONCLUSION AND DEVELOPMENT DIRECTIONS
Trang 7LỜI CAM ĐOAN
Học viên cam đoan rằng, ngoại trừ các kết quả tham khảo từ các công trình khác đã trích dẫn và nêu rõ trong luận văn này, các công trình nghiên cứu và trình bày trong luận văn là do chính học viên thực hiện
Học viên
Trang 8MỤC LỤC
1 GIỚI THIỆU 1
1.1 Tổng quan 1
1.2 Tình hình nghiên cứu trong và ngoài nước 1
1.3 Nhiệm vụ luận văn 2
2 LÝ THUYẾT 4
2.1 Clock data recovery 4
2.2 Kiến trúc CDR cơ bản 5
2.2.1 Bộ dò pha tuyến tính (linear phase detector) 6
2.2.2 Bộ dò pha Bang-bang (Bang-bang phase detector) 8
2.2.3 Voltage Controlled Oscillator (VCO) 9
2.2.4 Thông số hàm truyền trong CDR 10
2.3 CDR dựa trên VCO số 11
2.4 CDR dựa trên PI 12
2.5 Mạch Current Mirror 13
2.6 Mạch lọc thông thấp RC 15
2.7 Giới thiệu về CTLE 16
2.8 Cấu trúc của CTLE sử dụng kỹ thuật Model Order Reduction 19
2.9 Cấu trúc của CTLE sử dụng kỹ thuật Peaking Inductor 20
2.10 Tích hợp Active Inductor vô CTLE 26
Trang 10DANH SÁCH HÌNH MINH HỌA
Hình 2.1 Ba phương pháp phân phối clock: (a) global clock (b) source synchronous và (c)
embedded clock 4
Hình 2.2 Định nghĩa sai số phase φER khi clock phục hồi là (a) bị khoá (b) trễ hoặc (c) sớm 5
Hình 2.3 Hogge Linear PD 7
Hình 2.4 Alexander Bang-Bang Linear PD 8
Hình 2.5 Đáp ứng của (a) PD tuyến tính và (b) PD bang-bang 9
Hình 2.6 Sơ đồ khối của CDR dựa trên VCO thông thường 9
Hình 2.7 Mô hình tương đương 10
Hình 2.8 Đáp ứng tần số của Loop gain 10
Hình 2.9 Đáp ứng tần số của HJTOL(f) 11
Hình 2.10 Đáp ứng tần số HJTRAN(f) 11
Hình 2.11 Sơ đồ khối của bộ CDR dựa trên VCO số 12
Hình 2.12 Mô hình tuyến tính của CDR dựa trên VCO số 12
Hình 2.13 Mô hình của PI-based CDR 13
Hình 2.14 Mô hình tuyến tính của PI-based CDR 13
Hình 2.15 Mạch Current Mirror 14
Hình 2.16 Sơ đồ mạch lọc thông thấp RC 15
Hình 2.17 Đáp ứng tần số biên độ của độ lợi 16
Hình 2.18 Đáp ứng tần số phase của độ lợi 16
Hình 2.19 Đáp ứng tần số của tín hiệu, CTLE và tín hiệu sau khi đi qua CTLE 18
Hình 2.20 Mạch CTLE sử dụng kỹ thuật Model Order Reduction 19
Hình 2.21 CTLE sử dụng Passive Inductor 21
Hình 2.22 Cuộn cảm xoắn 22
Hình 2.23 Lee’s active inductor 22
Hình 2.24 Mô hình tín hiệu nhỏ của Lee’s active inductor 23
Trang 11Hình 2.25 Lee’s Active Inductor RLC đầy đủ 24
Hình 2.26 Lee’s Active Inductor RLC đơn giản 25
Hình 2.27 𝑅𝑆 và 𝑆22 tương ứng vs 𝐼𝐷 26
Hình 2.28 Mạch CTLE sử dụng Active Inductor 27
Hình 2.29 Sơ đồ tín hiệu nhỏ của Active Inductor 27
Hình 4.1 Mạch active inductor sử dụng trong luận văn 31
Hình 4.2 Đáp ứng AC tại tần số 8GHZ, ZL mạch LEE’s active inductor và mạch luận văn sử dụng 32
Hình 4.3 Sơ đồ mạch CTLE 33
Hình 4.4 Kiến trúc active inductor tại bài báo tham khảo [2] 33
Hình 4.5 Kiến trúc trúc active inductor với gain-boosting luận văn 34
Hình 4.6 Đáp ứng AC sau CTLE giữa 2 mạch active inductor 35
Hình 4.7 Kiến trúc trúc CTLE sử dụng tại luận văn 36
Hình 4.8 Hàm truyền của mạch CTLE PAM4 37
Hình 4.9 Kết quả phân tích transient 39
Hình 5.1 Kiến trúc tham khảo hướng phát triển 43
Trang 12DANH SÁCH THUẬT NGỮ VÀ CÁC TỪ VIẾT TẮT
AC Gain Độ lợi điện thế được tính bằng sự thay đổi một khoảng ngõ ra chia một khoảng ngõ vào
BW3DB Băng thông của mạch tại DC gain giảm xuống 3dB
CMOS Complluận vănentary metal-oxide-sluận văniconductor
CTLE Bộ cân bằng tuyến tính (Continuous Time Linear Equalizer)
DCOP Phân tích điểm tĩnh điều hành (DC Operating Point)
DC Gain Độ lợi điện thế tại một thời điểm của ngõ ra chia ngõ vào
Eye diagram Biểu đồ mắt của tín hiệu, khi chập tín hiệu lại sẽ tạo thành mắt tín hiệu
Eye width Chiều rộng mắt tín hiệu
Eye height Chiều cao mắt tín hiệu
FF, FFH Fast – Fast, Fast – Fast Hot
Jitter Độ chập chờn của tín hiệu
LVT, ULVT Điện áp ngưỡng thấp (Low Voltage Threshold), điện áp ngưỡng cực thấp (Ultra Low Voltage Threshold)
Trang 131 GIỚI THIỆU
1.1 Tổng quan
Các ứng dụng System-on-chip, Network-on-chip, FPGA tốc độ cao ngày càng đặt ra vấn đề về băng thông, hiệu quả giao tiếp die-to-die Tuy nhiên ở tốc độ cao, các vấn đề về jitter, nhiễu, suy hao sinh ra khiên dữ liệu khó phục hồi đúng được
Lưu lượng truy cập internet toàn cầu tiếp tục tăng và dự kiến sẽ tăng gần gấp năm lần từ năm 2015 đến năm 2025, được thúc đẩy bởi các ứng dụng mới như internet vạn vật (IoT) và tăng trưởng trong các dịch vụ sử dụng nhiều băng thông như phát trực tuyến video, đã chiếm 70% tổng lưu lượng truy cập internet trong năm 2025
Sự tăng trưởng bùng nổ như vậy được thực hiện bằng cách mở rộng cơ sở hạ tầng mạng và trung tâm dữ liệu cung cấp exabyte (EB = 109 GB) nội dung cho người dùng mỗi tháng
Vì vậy cần có một bô thu phát tốc độ cao, khắc phục được nhược điểm trên cũng như có chất lượng tốt
Mục tiêu cần nghiên cứu:
Luận văn tìm hiểu tổng quan về cấu trúc CTLE, các thông số kỹ thuật phải quan tâm khi thiết kế với các khối cơ bản, đồng thời mô phỏng một mô hình bộ CTLE sử dụng phần mềm của hãng Cadence dựa trên công nghệ 65nm từ đó tìm hiểu tính toán các kết quả thu được và áp dụng các cải tiến (nếu có) để tạo thành mô hình CTLE hoàn chỉnh
1.2 Tình hình nghiên cứu trong và ngoài nước
Về thiết kế CTLE
Trang 14Dưới đây là bảng tổng hợp một số đề tài thiết kế CTLE trong những năm gần đây được xuất hiện trong các luận văn, luận án mà đề tài tìm hiểu:
recovery circuits for
energy-efficient short-reach optical transceivers
Khanghah, Meysam M Data rate: 50-56 Gb/s
Power
consumption: <5 pJ/bit
CMOS 65nm
With Low-Overhead Techniques for Threshold and Edge-Based DFE FIR- and IIR-Tap Adaptation in 65-nm CMOS
Roshan-Zamir, Ashkan Data rate: 56 Gb/s
Power
consumption: N/A
CMOS 65nm
Tolerant Radiation Hardened 2.56 Gbps Clock-Data Recovery Circuit With High Speed Feed Forward Correction in 65 nm CMOS
Stefan Biereigel; Szymon Kulis; Pedro Leitao; Rui Francisco; Paulo Moreira; Paul Leroux; Jeffrey Prinzie
Data rate: 2.56 Gb/s
Power
consumption: 34 mW
CMOS 65nm
Integrated Optical Receiver With a Baud-Rate Clock and Data Recovery
Yuan-Sheng Lee, Hsiang Ho, and Wei-Zen Chen
Wei-Data rate: 25 Gb/s
Power
consumption: 2.1 pJ/bit CMOS 40nm
1.3 Nhiệm vụ luận văn
Mục tiêu đề tài
Đề tài cần hoàn thành các mục tiêu sau:
▪ Đọc và hiểu rõ các kiến trúc bộ CTLE, giải thích nguyên lý hoạt động, so sánh và giải thích tại sao lựa chọn kiến trúc định làm
Trang 15▪ Đọc các thông số cần quan tâm khi thiết kế một bộ CTLE từ đó lựa chọn công nghệ và viết đặc tả kỹ thuật phù hợp
▪ Thiết kế từng khối rời của bộ active inductor CTLE, kiểm tra, mô phỏng
▪ Hoàn thiện bộ CTLE vừa thiết kế từ các khối, mô phỏng, kiểm tra các thông số theo đặc tả kỹ thuật
▪ Hiệu chỉnh, bổ sung các cải tiến (nếu có)
Từ mục tiêu đề tài đặt ra, sinh viên triển khai thành các nội dung của luận văn
Nội dung 1: Tìm hiểu nguyên lý, lý thuyết tổng quan về các bộ CTLE, các
thông số kỹ thuật cần quan tâm khi thiết kế một bộ CTLE
Nội dung 2: Tìm hiểu nguyên lý, lý thuyết về bộ active inductor CTLE, viết
đặc tả kỹ thuật, lựa chọn các khối cần thiết kế
Nội dung 3: Thiết kế từng khối của bộ active inductor CTLE
Nội dung 4: Hoàn thành bộ active inductor CTLE, mô phỏng
Nội dung 5: Kiểm tra, đánh giá, hiệu chỉnh các thông số kỹ thuật, cải tiến
thêm
Trang 162 LÝ THUYẾT
2.1 Clock data recovery
Phương pháp Clock data recovery (CDR) được sử dụng phụ thuộc vào cách clock được phân phối đến các bộ phát và bộ thu trong một hệ thống Các phương pháp phân phối clock được chia thành ba loại lớn: global clock, source synchronous và embedded clock
và (c) embedded clock
Trong sơ đồ global clock được hiển thị trong Hình 2 (a), cùng một clock được phân phối cho cả Rx và Tx Mặc dù có vẻ đơn giản, sơ đồ global clock khó thực hiện vì Tx và Rx thường cách nhau bởi khoảng cách lớn
Phổ biến hơn là phương pháp source synchronous được hiển thị trong Hình 2 (b), trong đó clock Tx được truyền cùng với dữ liệu bằng cách sử dụng một kênh truyền khác Về lý thuyết, clock và dữ liệu trải qua cùng một độ trễ và có thể được
Trang 17gửi qua khoảng cách xa Tuy nhiên, trong thực tế, một số pha không phù hợp sẽ luôn tồn tại giữa clock Tx và Rx trong global clock và source synchronous
Do đó, một số hình thức phục hồi clock (CDR) sẽ được yêu cầu để sửa lỗi không khớp pha giữa dữ liệu đầu vào của bộ thu và clock Các phương pháp này được gọi là mesochronous, vì Rx chỉ cần khôi phục pha của clock chứ không phải tần số của nó, dẫn đến các mạch phục hồi clock tương đối đơn giản
Thay vào đó, đề cương này đề cập đến các hệ thống clock nhúng như thể hiện trong Hình 2 (c) (cũng được gọi lại là plesiochronous), trong đó clock Rx được phục hồi từ chính dữ liệu nhận được Điều này có nghĩa là cả pha và tần số của clock Tx phải được phục hồi, điều này được thực hiện bằng CDR
Sự khác biệt pha giữa dữ liệu và clock được ký hiệu là φER và được định nghĩa là bằng không khi CDR bị khóa như trong Hình 3(a) Khi clock lấy mẫu dữ liệu sau
Trang 18điểm mẫu mong muốn, φER dương và clock bị trễ Khi clock lấy mẫu dữ liệu trước điểm mong muốn, clock còn sớm φER có thể có các đơn vị radian, giây hoặc UI
Nếu không có clock tốc độ đầy đủ, nhiều pha của clock tần số thấp hơn cũng có thể được sử dụng để lấy mẫu dữ liệu theo tỷ lệ yêu cầu Đề cương sử dụng CDR nửa tỷ lệ, lấy mẫu dữ liệu trên cả cạnh tăng và giảm của clock có chu kỳ bằng 2UI
Để đạt được và duy trì khóa, CDR sử dụng bộ dò pha (Phase detector - PD) để phát hiện lỗi pha giữa dữ liệu đến và clock được khôi phục, được tạo ra bởi VCO hoặc PI Đầu ra PD sau đó được lọc và sử dụng để điều khiển VCO hoặc PI trong một vòng phản hồi, buộc pha của clock được phục hồi phải thẳng hàng với pha của dữ liệu vào
2.2.1 Bộ dò pha tuyến tính (linear phase detector)
Hai loại PD thường được sử dụng: tuyến tính và bang-bang Như tên gọi của nó, đầu ra của PD tuyến tính tỷ lệ thuận với lỗi pha được nhìn thấy ở đầu vào của nó Một ví dụ về PD tuyến tính là Hogge PD, chứa hai flip-flops được xung nhịp bởi đồng hồ tốc độ đầy đủ và có hai đầu ra, ERR và REF Cổng XOR dưới cùng tạo ra xung REF dương rộng nửa bit mỗi khi dữ liệu đầu vào chuyển đổi XOR thứ hai tạo ra một xung ERR có chiều rộng tỷ lệ thuận với φER Đầu ra PD được lấy làm trung bình của ERR - REF Khi cạnh tăng của đồng hồ được căn chỉnh với tâm dữ liệu, chiều rộng của xung REF và ERR bằng nhau và đầu ra PD bằng không
Trang 19Hình 2.3 Hogge Linear PD
PD tuyến tính có một số nhược điểm Thứ nhất, độ trễ từ đồng hồ đến Q của FF có thể khiến PD xuất ra 0 khi φER không chính xác bằng không, khiến CDR bị khóa với một số độ lệch pha dư Thứ hai, ở tốc độ dữ liệu cao hơn, quá trình truyền dữ liệu đầu vào không sắc nét, làm giảm hiệu suất của cổng XOR, cũng có thể không đủ băng thông để xuất ra các xung ngắn cần thiết Vì những lý do này, PD bang-bang phổ biến hơn
Trang 202.2.2 Bộ dò pha Bang-bang (Bang-bang phase detector)
Hình 2.4 Alexander Bang-Bang Linear PD
PD bang-bang (BB-PD) chỉ xuất ra dấu hiệu của lỗi pha, chứ không phải độ lớn của nó Alexander PD lấy mẫu dữ liệu trên cả hai cạnh tăng và giảm của clock tốc độ đầy đủ để tạo ra cả mẫu dữ liệu (Dn) gần trung tâm UI và mẫu cạnh (En) gần cạnh của UI
Khi bị khóa, các mẫu cạnh sẽ rơi chính xác vào các chuyển tiếp trong dữ liệu Bằng cách so sánh các mẫu cạnh với các mẫu dữ liệu liền kề, dấu hiệu của φ ER có thể được xác định Theo đó, PD xuất ra xung LATE hoặc EARLY rộng 1UI cho mỗi lần chuyển đổi dữ liệu được phát hiện
Bằng cách chỉ hoạt động trên dữ liệu được lấy mẫu, các yêu cầu về băng thông của cổng XOR được nới lỏng Sự chậm trễ từ clock đến Q của flip-flops cũng bị hủy bỏ Bằng cách chỉ xác định dấu hiệu của φER, PD bang-bang cung cấp ít thông tin hơn PD tuyến tính
Trang 21Hình 2.5 Đáp ứng của (a) PD tuyến tính và (b) PD bang-bang
2.2.3 Voltage Controlled Oscillator (VCO)
Đầu ra của bộ dò pha được chuyển đổi thành dòng điện bằng bơm sạc (Charge pumb - CP) và được tích hợp bằng bộ lọc vòng lặp (LF) Đầu ra được lọc sau đó điều khiển đầu vào của bộ dao động điều khiển điện áp (VCO), có tần số được điều khiển bởi điện áp đầu vào của nó
Hình 2.6 Sơ đồ khối của CDR dựa trên VCO thông thường
Một mô hình miền pha tuyến tính của CDR dựa trên VCO: bộ dò pha đo φER và nhân nó với độ lợi KPD của nó Bơm sạc được mô hình hóa như một độ lợi trong khi đáp ứng bộ lọc vòng lặp được đưa ra bởi LF (s) Vì tần số là đạo hàm của pha, VCO, có tần số phụ thuộc vào điện áp đầu vào của nó hoạt động như một bộ tích hợp trong miền pha, với một số thu được KVCO
Trang 22Hình 2.7 Mô hình tương đương
Hình 2.8 Đáp ứng tần số của Loop gain
2.2.4 Thông số hàm truyền trong CDR
Một số đặc điểm của CDR được quan tâm Thứ nhất, jitter transfer (JTRAN) mô tả cách lỗi pha ở đầu vào CDR lan truyền đến đầu ra CDR Ở tần số thấp, CDR điều khiển φER về 0 bằng cách buộc φCK theo φDAT
Jitter khiến φDAT thay đổi theo thời gian Dung sai jitter (JTOL) đo mức độ φDAT có thể thay đổi trước khi xảy ra lỗi bit trong CDR Giả sử rằng φDAT là một hình sin ở tần số f và tìm biên độ lớn nhất φDAT có thể có trước khi xảy ra lỗi bit, như một hàm của f Trong trường hợp không có jitter, lỗi xảy ra nếu φER vượt quá ±0,5UI (1UIPP), có nghĩa là dữ liệu sẽ được lấy mẫu bên ngoài khoảng thời gian bit
Xét hàm truyền giữa φER và φDAT:
Trang 23Hình 2.9 Đáp ứng tần số của HJTOL(f)
Hình 2.10 Đáp ứng tần số HJTRAN(f)
2.3 CDR dựa trên VCO số
Để tránh diện tích lớn và PVT của các thành phần lter vòng lặp thụ động và mạch bơm sạc tương tự, bơm sạc và vòng lặp filter có thể được thay thế bằng một lter vòng lặp kỹ thuật số , điều khiển một bộ dao động điều khiển kỹ thuật số (DCO) Không giống như CDR tương tự, có thể sử dụng cả PD tuyến tính và bang-bang, CDR kỹ thuật số dựa vào đầu ra kỹ thuật số của PD bang-bang CDR kỹ thuật số dựa trên DCO
Trang 24Trong bộ lọc vòng kỹ thuật số, tụ lọc vòng lặp chính CS được thay thế bằng bộ tích hợp kỹ thuật số có độ lợi KI trong khi số không được tạo ra bởi điện trở RS được thay thế bằng độ lợi đường dẫn tỷ lệ KP Vì không có khái niệm gợn điện áp trong miền kỹ thuật số, CP là không bắt buộc
Hình 2.11 Sơ đồ khối của bộ CDR dựa trên VCO số
Mô hình tuyến tính cho CDR kỹ thuật số phải đặc biệt chú ý đến việc chuyển đổi giữa các miền thời gian liên tục và rời rạc Trong CDR dựa trên VCO, φ coi như một biến thời gian liên tục để đơn giản, vì VCO và mạch RC được mô tả dễ dàng hơn trong thời gian liên tục Trong thực tế, các máy dò pha hoạt động dựa trên các mẫu rời rạc, cung cấp đầu ra ở mỗi lần chuyển đổi trong dữ liệu Trong phần tiếp theo, φ sẽ được mô tả chính xác hơn trong thời gian rời rạc trong CDR dựa trên PI
Hình 2.12 Mô hình tuyến tính của CDR dựa trên VCO số
2.4 CDR dựa trên PI
Thay vì tạo ra clock được khôi phục bằng VCO, CDR dựa trên PI căn chỉnh pha của clock tham chiếu với pha của dữ liệu nhận được bằng cách sử dụng bộ nội suy pha CDR dựa trên PI phổ biến trong các hệ thống đa làn, nơi một clock tham chiếu duy nhất có thể được chia sẻ giữa một số CDR Nội suy pha trộn clock với các pha khác nhau để tạo ra clock có độ trễ có thể điều chỉnh
Trang 25Xét hai mạch nội suy pha đơn giản: các mạch kết hợp CK1 và CK2 với các trọng số khác nhau bằng cách điều chỉnh dòng điện hoặc cường độ truyền động của từng tín hiệu Nếu độ trễ giữa CK1 và CK2 là ΔT , thì pha của đồng hồ đầu ra có thể được điều chỉnh lên đến ΔT Bằng cách nội suy giữa nhiều pha clock khác nhau, các bộ nội suy pha có thể đạt được vòng quay pha 2π đầy đủ của đồng hồ, cần thiết trong CDR dựa trên PI
Hình 2.13 Mô hình của PI-based CDR
Hình 2.14 Mô hình tuyến tính của PI-based CDR
2.5 Mạch Current Mirror
Mạch current mirror là một mạch kết nối transistor được sử dụng để sao chép một giá trị dòng điện từ một nguồn sang một nguồn khác mà không thay đổi giá trị dòng điện hoặc tỷ lệ với dòng điện đầu vào Mạch này được sử dụng trong nhiều ứng dụng điện tử như khuếch đại tương tự, điện áp tham chiếu, và tạo một nguồn dòng điện ổn định
Mạch current mirror thường được kết nối với các transistor cùng loại, có cấu
Trang 26trúc giống nhau Các transistor này được đặt sao cho 𝑉𝐺𝑆 giữa chúng là giống nhau Mạch này được kết nối để tạo thành một hệ thống phản hồi âm tích cực để giữ cho giá trị dòng điện giữa các đường dòng điện là bằng nhau
Các transistor trong mạch current mirror có thể được kết nối theo nhiều cách khác nhau, bao gồm kết nối theo kiểu đơn giản như kết nối ngược, kết nối theo kiểu Darlington hoặc kết nối theo kiểu Sziklai Mỗi cách kết nối sẽ có ưu điểm và nhược điểm riêng
Trong một mạch current mirror, độ chính xác của giá trị dòng điện sao chép sẽ phụ thuộc vào các yếu tố như sự giống nhau của các transistor, sự ổn định của nguồn cấp điện áp, và các yếu tố nhiễu khác Vì vậy, các mạch current mirror thường được thiết kế để đảm bảo gitrị dòng điện được sao chép
Ở phạm vi luận văn này, ta chỉ sử dụng mạch Current mirror đơn giản
Trang 27Có một số loại mạch lọc thông thấp khác nhau, bao gồm mạch lọc RC (mạch lọc Resistance-Capacitor), mạch lọc RL (mạch lọc Resistance - Inductance), và mạch lọc thông thấp bậc cao hơn
Mạch lọc thông thấp được sử dụng trong nhiều ứng dụng khác nhau Ví dụ, nó có thể được sử dụng để loại bỏ nhiễu hoặc tạp âm không mong muốn từ tín hiệu âm thanh hoặc tín hiệu video, cung cấp độ chính xác cao hơn trong các ứng dụng đo lường, hay lọc tín hiệu trong viễn thông và xử lý tín hiệu
Mạch lọc thông thấp RC:
Hình 2.16 Sơ đồ mạch lọc thông thấp RC
Tần số cắt của mạch:
Đáp ứng tần số biên độ của độ lợi của mạch lọc thông thấp RC:
Trang 28Hình 2.17 Đáp ứng tần số biên độ của độ lợi
Đáp ứng tần số phase của độ lợi của mạch lọc thông thấp RC:
Hình 2.18 Đáp ứng tần số phase của độ lợi
Chuyển đổi H(w) sang hệ tọa độ cực:
R H
2.7 Giới thiệu về CTLE
CTLE (Continuous-Time Linear Equalization) là một mạch điện tử được thiết kế để cải thiện khả năng truyền dẫn tín hiệu và giảm thiểu các sai sót trong truyền thông Nó là một loại mạch bù tín hiệu, được sử dụng để tăng cường tín hiệu và giảm nhiễu trong các ứng dụng truyền thông
Trong các hệ thống truyền thông, tín hiệu sẽ trải qua một số đường truyền, từ máy tính cá nhân đến thiết bị đích, hoặc từ một thiết bị truyền tín hiệu đến thiết bị thu tín hiệu Kênh truyền thông có thể gây nhiễu và suy hao tín hiệu, dẫn đến các sai sót trong tín hiệu truyền CTLE giúp giải quyết vấn đề này bằng cách tìm ra và giảm thiểu các biến động trong tín hiệu truyền
CTLE là một phần quan trọng của các giao thức truyền thông như Ethernet,
Trang 29USB, HDMI và PCIe Nó có thể giúp đảm bảo tín hiệu truyền qua các kênh truyền thông ổn định hơn và giảm thiểu sai sót trong truyền thông số Ngoài ra, CTLE cũng được sử dụng trong các mạch tương tự để giúp đồng bộ và điều chỉnh tín hiệu truyền qua các kênh truyền thông tương tự
Mạch CTLE thường được xây dựng với các thành phần chính như tụ điện, điện trở và tụ trung gian, được kết hợp với các vi mạch điện tử để xử lý tín hiệu CTLE thường được thiết kế để có thể hoạt động liên tục (continuous-time) để giảm thiểu các tác động của suy hao và nhiễu trong tín hiệu truyền
Tóm lại, CTLE là một loại mạch bù tín hiệu, được sử dụng để tăng cường tín hiệu và giảm nhiễu trong các ứng dụng truyền thông Nó giúp cải thiện khả năng truyền dẫn tín hiệu và giảm thiểu các sai sót trong truyền thông số
Cơ chế hoạt động CTLE
Với một channel điển hình, không có rảnh tần số, có đặc tính thông thấp có thể xấp xỉ thành một hoặc một vài cực pole như phương trình sau:
Trong đó pch là dominant pole của channel Bằng cách đặt bộ cân bằng CTLE nối tiếp với kênh, bộ cân bằng sẽ bổ sung một cách có chọn lọc độ lợi ở tần số cao Do đó, CTLE có hàm truyền được viết là,
Trong đó z p p1, 1, 2 lần lượt là cực zero, các cực pole của CTLE Nếu cực zero của CTLE triệt tiêu được dominant pole của Channel thì hàm truyền của bộ cân bằng có thể viết như sau: