Thiết kế và mô phỏng bộ cân bằng tuyến tính thời gian liên tục PAM4 trong hệ thống định thì khôi phục dữ liệu 64Gbps sử dụng công nghệ CMOS 65nm

Tình hình nghiên cứu trong và ngoài nước

Lưu lượng truy cập internet toàn cầu tiếp tục tăng và dự kiến sẽ tăng gần gấp năm lần từ năm 2015 đến năm 2025, được thúc đẩy bởi các ứng dụng mới như internet vạn vật (IoT) và tăng trưởng trong các dịch vụ sử dụng nhiều băng thông như phát trực tuyến video, đã chiếm 70% tổng lưu lượng truy cập internet trong năm 2025. Luận văn tìm hiểu tổng quan về cấu trúc CTLE, các thông số kỹ thuật phải quan tâm khi thiết kế với các khối cơ bản, đồng thời mô phỏng một mô hình bộ CTLE sử dụng phần mềm của hãng Cadence dựa trên công nghệ 65nm từ đó tìm hiểu tính toán các kết quả thu được và áp dụng các cải tiến (nếu có) để tạo thành mô hình CTLE hoàn chỉnh.

Nhiệm vụ luận văn

Nội dung 1: Tìm hiểu nguyên lý, lý thuyết tổng quan về các bộ CTLE, các thông số kỹ thuật cần quan tâm khi thiết kế một bộ CTLE. Nội dung 2: Tìm hiểu nguyên lý, lý thuyết về bộ active inductor CTLE, viết đặc tả kỹ thuật, lựa chọn các khối cần thiết kế.

Clock data recovery

Tuy nhiên, trong thực tế, một số pha không phù hợp sẽ luôn tồn tại giữa clock Tx và Rx trong global clock và source synchronous. Các phương pháp này được gọi là mesochronous, vì Rx chỉ cần khôi phục pha của clock chứ không phải tần số của nó, dẫn đến các mạch phục hồi clock tương đối đơn giản.

Kiến trúc CDR cơ bản

Để đạt được và duy trì khóa, CDR sử dụng bộ dò pha (Phase detector - PD) để phát hiện lỗi pha giữa dữ liệu đến và clock được khôi phục, được tạo ra bởi VCO hoặc PI. Đầu ra PD sau đó được lọc và sử dụng để điều khiển VCO hoặc PI trong một vòng phản hồi, buộc pha của clock được phục hồi phải thẳng hàng với pha của dữ liệu vào. Thứ nhất, độ trễ từ đồng hồ đến Q của FF có thể khiến PD xuất ra 0 khi φER không chính xác bằng không, khiến CDR bị khóa với một số độ lệch pha dư.

Thứ hai, ở tốc độ dữ liệu cao hơn, quá trình truyền dữ liệu đầu vào không sắc nét, làm giảm hiệu suất của cổng XOR, cũng có thể không đủ băng thông để xuất ra các xung ngắn cần thiết. Alexander PD lấy mẫu dữ liệu trên cả hai cạnh tăng và giảm của clock tốc độ đầy đủ để tạo ra cả mẫu dữ liệu (Dn) gần trung tâm UI và mẫu cạnh (En) gần cạnh của UI. Vì tần số là đạo hàm của pha, VCO, có tần số phụ thuộc vào điện áp đầu vào của nó hoạt động như một bộ tích hợp trong miền pha, với một số thu được KVCO.

CDR dựa trên VCO số

Trong bộ lọc vòng kỹ thuật số, tụ lọc vòng lặp chính CS được thay thế bằng bộ tích hợp kỹ thuật số có độ lợi KI trong khi số không được tạo ra bởi điện trở RS được thay thế bằng độ lợi đường dẫn tỷ lệ KP. Vì không có khái niệm gợn điện áp trong miền kỹ thuật số, CP là không bắt buộc. Mô hình tuyến tính cho CDR kỹ thuật số phải đặc biệt chú ý đến việc chuyển đổi giữa các miền thời gian liên tục và rời rạc.

Trong CDR dựa trên VCO, φ coi như một biến thời gian liên tục để đơn giản, vì VCO và mạch RC được mô tả dễ dàng hơn trong thời gian liên tục. Trong thực tế, các máy dò pha hoạt động dựa trên các mẫu rời rạc, cung cấp đầu ra ở mỗi lần chuyển đổi trong dữ liệu. Trong phần tiếp theo, φ sẽ được mô tả chính xác hơn trong thời gian rời rạc trong CDR dựa trên PI.

CDR dựa trên PI

Xét hai mạch nội suy pha đơn giản: các mạch kết hợp CK1 và CK2 với các trọng số khác nhau bằng cách điều chỉnh dòng điện hoặc cường độ truyền động của từng tín hiệu. Nếu độ trễ giữa CK1 và CK2 là ΔT , thì pha của đồng hồ đầu ra có thể được điều chỉnh lên đến ΔT. Bằng cách nội suy giữa nhiều pha clock khác nhau, các bộ nội suy pha có thể đạt được vòng quay pha 2π đầy đủ của đồng hồ, cần thiết trong CDR dựa trên PI.

Mạch Current Mirror

Mạch này được kết nối để tạo thành một hệ thống phản hồi âm tích cực để giữ cho giá trị dòng điện giữa các đường dòng điện là bằng nhau. Các transistor trong mạch current mirror có thể được kết nối theo nhiều cách khác nhau, bao gồm kết nối theo kiểu đơn giản như kết nối ngược, kết nối theo kiểu Darlington hoặc kết nối theo kiểu Sziklai. Trong một mạch current mirror, độ chính xác của giá trị dòng điện sao chép sẽ phụ thuộc vào các yếu tố như sự giống nhau của các transistor, sự ổn định của nguồn cấp điện áp, và các yếu tố nhiễu khác.

Vì vậy, các mạch current mirror thường được thiết kế để đảm bảo gitrị dòng điện được sao chép.

Giới thiệu về CTLE

• Khả năng cân bằng tín hiệu truyền qua kênh truyền dài và phức tạp: CTLE có thể cân bằng tín hiệu truyền qua kênh truyền dài và phức tạp như cáp đồng trục hay truyền thông quang học, giúp giảm thiểu biến dạng và nhiễu tín hiệu thu. • Thiết kế đơn giản và hiệu quả: CTLE có thiết kế đơn giản, dễ thực hiện và chi phí thấp, nhưng vẫn đluận văn lại hiệu quả tốt trong việc cân bằng tín hiệu truyền. • Giảm thiểu sự cản trở: CTLE giúp giảm thiểu sự cản trở của kênh truyền đối với tín hiệu truyền, giúp tín hiệu truyền đi được xa hơn và đạt được tốc độ truyền dữ liệu cao hơn.

• Khả năng cân bằng tín hiệu giới hạn: CTLE có khả năng cân bằng tín hiệu truyền qua kênh truyền tốt, nhưng có giới hạn trong việc giảm thiểu nhiễu và biến dạng tín hiệu thu được. Đối với các kênh truyền dài và phức tạp, việc thiết kế và triển khai CTLE có thể đòi hỏi các công nghệ và kỹ thuật cao hơn, điều này có thể tăng chi phí cho hệ thống. • Khả năng ảnh hưởng đến tín hiệu nguồn: CTLE có thể ảnh hưởng đến tín hiệu nguồn, nhất là trong các hệ thống truyền dẫn có độ truyền dài hoặc tốc độ truyền dữ liệu cao.

Cấu trúc của CTLE sử dụng kỹ thuật Model Order Reduction

Tuy nhiên, topology này gặp vấn đề về băng thông hạn chế và do đó không thể bù đắp ở tần số cao. Vấn đề này giới hạn độ lợi tối đa mà có thể đạt được về độ lớn và pha.

Cấu trúc của CTLE sử dụng kỹ thuật Peaking Inductor

Một xoắn vuông hai chiều đơn giản được mô tả đầy đủ bởi năm thông số (Hình 8): đường kính ngoại, Dout, đường kính trong, Din, chiều rộng dây, W, khoảng cách giữa các dây, S, và số vòng quay, N. Transistor M4 hoạt động ở vùng deep triode đóng vai trò như một trở kháng, thông qua đó output node được nối với cực gate của PMOS M1 thông qua một. Trong [5], vì một số lý do không được đề cập, nhánh C nối tiếp với R1 không được luận văn xét, dẫn đến mô hình RLC tương đương được biểu thị ở hình 12.

Một trong những tiêu chí hiệu suất quan trọng nhất của Active Inductor có lẽ là mở rộng băng thông, được quyết định bởi tần số cộng hưởng – tần số tối đa mà cuộn cảm hoạt động. Quan sát mẫu số của trở kháng đầu vào, phương trình (5), và xét phương trình đặc trưng của một hệ thống bậc hai, được biểu diễn ở phương trình (6), tần số cộng hưởng w0 được cho bởi phương trình (7). Tuy nhiên, việc tăng kích thước của transistor dẫn đến tăng tụ điện kí sinh, làm giảm w0.Điều này chỉ ra rằng kích thước của transistor M1 sẽ có ảnh hưởng đến hiệu suất tổng của active inductor.

THIẾT KẾ VÀ THỰC HIỆN PHẦN CỨNG

• Mạch active inductor .1. Sơ đồ mạch
• Mạch CTLE với active inductor boost gain so sánh với active inductor LEE’s
• Mạch CTLE với active inductor boost gain sử dụng trong luận văn

Tại 8GHz, mạch active inductor của luận văn cho kết quả tốt hơn cả về trở kháng lẫn độ tăng so với tần số DC. Peaking gain của luận văn nhỏ hơn bài báo tham khảo nhưng độ tăng gain cao hơn, có thể thêm 1 bộ khuếch đại tần số thấp.

CTLE 1-tap DFE

- Luận văn phát triển thêm bằng sử dụng mạch DFE, nâng eye width của hệ thống. [1] Roshan-Zamir et al., "A 56-Gb/s PAM4 Receiver With Low-Overhead Techniques for Threshold and Edge-Based DFE FIR- and IIR-Tap Adaptation in 65-nm CMOS," in IEEE Journal of Solid-State Circuits, vol. Poulton et al., "A 1.17-pJ/b, 25-Gb/s/pin Ground-Referenced Single-Ended Serial Link for Off- and On-Package Communication Using a Process- and Temperature-Adaptive Voltage Regulator," in IEEE Journal of Solid-State Circuits, vol.

Chen, "A 25-Gb/s, 2.1-pJ/bit, Fully Integrated Optical Receiver With a Baud-Rate Clock and Data Recovery," in IEEE Journal of Solid-State Circuits, vol. Amirkhany, "Basics of Clock and Data Recovery Circuits: Exploring High-Speed Serial Links," in IEEE Solid-State Circuits Magazine, vol. He, “A 32 Gb/s 133 mW PAM-4 transceiver with DFE based on adaptive clock phaseand threshold voltage in 65 nm CMOS,” in IEEE ISSCC Dig.