Báo cáo thực hành kỹ thuật số bài số 2 nguyên tắc họat động của 74ls245

Đặc trưng truyền của cổng logic TTL Đặc trưng truyền – biểu thị sự thay đổi thế lối ra theo thế lối vào – cóđặc trưng dốc và hẹp.. Các đặc trưng của Cổng CMOS Nhiệm vụ: Tìm hiểu các đặc

ĐẠI HỌC QUỐC GIA HÀ NỘI

ĐẠI HỌC CÔNG NGHỆ KHOA CƠ HỌC KỸ THUẬT VÀ TỰ ĐỘNG

Nguyên tắc họat động của 74LS245 được trình bày ở bảng 2-3

1 Cấp nguồn +5V cho mảng sơ đồ D2-1:

2 Đo mức thế ngưỡng hoạt động lối vào của cổng logic TTL

Hình D2-1a: Đo mức thế ngưỡng hoạt động lối vào của cổng logic TTL

2.1 Nối lối ra C của IC1/a với chốt 15 của bộ chỉ thị

LED đơn (LOGIC INDICATORS) Dùng dây có chốt 2 đầunối lối vào A của cổng IC1/a với điểm D để lấy điện thế từbiến trở P1 Đầu B để lửng

Vặn biến trở P1 tăng từ từ để xác định vị trí biến trở mà tại đó lối rachuyển từ từ 0  1 tương ứng của đèn LED từ tắt  sáng Đo giá trị thế vàocổng Vaul

Vặn biến trở P1 giảm từ từ để xác định vị trí biến trở mà tại đó lối rachuyển từ từ 1  0 tương ứng của đèn LED từ sáng  tắt Đo giá trị thế vàocổng Vall

Ghi kết quả vào bảng D2-1

Lặp lại thí nghiệm với IC2 và IC3 Ghi kết quả vào bảng D2-1

Bảng D2-1

2.2 Trên cơ sở thế ngưỡng đo được, hãy chọn khoảng

thế vào cho các mức logic cao (1) và thấp (0) để đảm bảo sựlàm việc ổn định của cổng logic hai trạng thái

2.3 So sánh kết quả đo giữa IC3 (có lối vào trigger

Schmitt) với IC1 & IC2 Nhận xét về khả năng chống nhiễu

và hoạt động tin cậy của yếu tố lối vào tới trigger Schmitt

- Mức chuyển trạng thái IC3 có khoảng thế là : 1.72V

- Mức chuyển trạng thái IC1&IC2 có khoảng thế lầnlượt là : 0.21V và 0.22V

- Từ đó ta có thể thấy được rằng IC3 chống nhiễu tốthơn IC1 và IC2 do có khoảng thế của mức chuyểntrạng thái lớn hơn

3 Đo dòng vào của cổng logic TTL

Nối lối vào A của IC1/a với đồng hồ mA để đo dòng chảy từ chânAIC1/a xuống đất (hình D2-b) Ghi giá trị dòng vào cho 1 lối vào cổng I1ul

vào bảng D2-2 Tương ứng tính giá trị trở tương đương nối lên nguồn +5Vcho 1 lối vào cổng R1ul

Hình D2-1b: Đo dòng vào của cổng logic TTL

Tính R10i cho trường hợp cho 10 lối vào cổng mắc song song nhau(khi xem xét khả năng trong thực tế, 1 lối ra cổng có thể điều khiển baonhiêu lối vào cổng – Fan Out)

Lặp lại thí nghiệm cho IC2, IC3 Ghi kết quả vào bảng D2-2

4.1 Dùng dây có chốt hai đầu nối lối vào A & B của

cổng IC1/a với công tắc logic LS7, LS8 của mảng DATASWITCHES/ DTLAB-201N (Hình D2-1c) Nối đầu ra C củaIC1/a với chốt 15 của bộ chỉ thị logic (LOGICINDICATORS)

4.2 Sử dụng đồng hồ đo điện thế lối ra C của IC1/a, gạt

công tắc logic LS7, LS8 từ 0  1 và từ 1  0, ghi giá trị thếứng với mức thấp VOL và mức cao VOH vào bảng D2-3

4.4 Nối J1 để cấp nguồn cho bộ trở tải (hình D2-1d).

Mắc trở tải ngoài lên nguồn cho lối ra cổng: Nối lối ra C củaIC1/a lần lượt với các chốt F, G, H (xem các giá trị tương ứngvới Ri ÷ Ru trong hình D2-1d) Đo giá trị điện thế lối ra cổng

ứng với mức cao VOH và mức thấp VOL khi có tải ngoài Nhậnxét về ảnh hưởng của trở tải R đối với các mức ra và giới hạntải để mức ra nằm trong vùng cho phép Ghi kết quả vào bảngD2-4

IC1, IC2, IC3

Hình D2-1d: Khả năng mắc tải ngoài của cổng logic TTL

Mắc trở tải ngoài xuống đất cho lối ra cổng: Lần lượt nối lối ra củaIC1/a với các chốt F, G, H Đo mức thế lối ra của cổng theo bảng D2-4.Nhận xét về khả năng tải của cổng logic khi trở tải nối đất

- Nếu trở có giá trị càng nhỏ thì thế lối ra càng giảm

từ đó có thể xảy ra hiện tượng nhiễu và điện áp đầu

ra không đủ để đảm bảo mức logic cao.

5 Khả năng tải điện dung của cổng logic TTL

Thí nghiệm cho phép xem xét ảnh hưởng của tải điện dung, thường làđiện dung cáp nối giữa lối ra và lối vào của hai cổng đặt xa nhau

Nối J1 để nối các trở R1 – R4 lên nguồn

5.1 Nối mạch trong hình D2-1 theo sơ đồ D2-1e, trong

đó sử dụng IC4/a,b (cổng với collector hở)

Nối lối ra C của IC4/a với chốt F (trở tải R2 = 5K1)

Nối lối ra C của IC4/a với chốt A của IC4/b

Nối lối ra C của IC4/b với chốt E (trở tải R1 = 5K1)

Hình D2-1e: Sơ đồ đo khả năng mắc tải điện dung của cổng logic TTL

5.2 Đặt thang đo thế lối vào của dao động ký ở 1V/cm

Đặt thời gian quét của dao động ký ở 0.1ms/cm Chỉnh cho cả hai tianằm giữa khoảng phần trên và phần dưới của màn dao động ký Sử dụngcác nút chỉnh vị trí để dịch tia theo chiều X và Y về vị trí dễ quan sát Nối kênh 1 dao động ký với lối vào A/IC4/a Nối kênh 2 dao động ký

để quan sát thế ra tại điểm C của IC4/b

5.3 Đặt máy phát xung CLOCK GENERATOR của

thiết bị chính DTS-21 ở chế độ phát với tần số 10 KHz Nốilối ra TTL của máy phát xung với lối vào A của IC4/a

5.4 Quan sát và vẽ lại dạng xung ở lối ra của IC4/a,

IC4/b khi chưa nối tải điện dung

5.5 Nối F với lần lượt các chốt I, K, L, M để mắc tải

điện dung cho lối ra IC4/a Quan sát và vẽ lại dạng xung ở lối

ra của IC4/a, IC4/b khi có tải điện dung

- Nối với I:

- Nối với K:

- Nối với L:

5.6 Tăng tần số máy phát của thiết bị chính cho đến khi

lối ra IC4/b mất xung Quan sát và vẽ lại dạng xung ở lối racủa IC4/a, IC4/b ở giá trị tần số tới hạn Ghi giá trị tần số tớihạn

5.7 Giảm trở tải cho IC4/a từ 5K1 xuống 1K: Ngắt dây

nối điểm C (IC4/a) với E (trở tải R1) Nối điểm C (IC4/a) với

G (trở tải R3)> Lặp lại bước 5.6 Quan sát và vẽ lại dạngxung ở lối ra của IC4/a, IC4/b khi có tải điện dung và trở tảilên nguồn nhỏ hơn

5.8 Kết luận về khả năng tải điện dung của cổng logic

- Kết luận: Khi tăng điện dung ở lối ra thì mạch sẽchịu ảnh hưởng nhiều của nhiễu.

6 Đặc trưng truyền của cổng logic TTL

Đặc trưng truyền – biểu thị sự thay đổi thế lối ra theo thế lối vào – cóđặc trưng dốc và hẹp Vì vậy, cần tiến hành thí nghiệm này một cách tỉ mỉ

6.1 Nối mạch trong mảng D2-1 theo sơ đồ D2-1a Nối

lối vào A của IC1/a với điểm D của biến trở P1

6.2 Dùng đồng hồ đo để đo thế vào và ra của cổng 6.3 Vặn P1 đặt thế Vi(D) = 0 Đo thế ra tại C của

2 Các đặc trưng của Cổng CMOS

Nhiệm vụ:

Tìm hiểu các đặc trưng cơ bản của cổng logic CMOS để áp dụngtrong thiết kế điện tử CMOS là linh kiện có công suất tiêu thụ nhỏ, hoạtđộng với năng lượng rất thấp Vì vậy trong quá trình thực nghiệm cần lưu ý

để tránh làm hỏng vi mạch:

- Chỉ tác dụng xung từ máy phát vào sơ đồ khi trên sơ đồ đã

có nguồn +VDD

- Biên độ xung tác động cần nhỏ hơn +VDD, vào cỡ 90% VDD

- Trong thí nghiệm, khi thay đổi nguồn +VDD, biên độ xunglấy từ máy phát CLOCK GENERATOR cũng tương tự thay đổi theo.Trong trường hợp sử dụng máy phát ngoài, cần chú ý khi tăng VDD,cần phải thay đổi +VDD trước, sau đó mới tăng biên độ xung tác động vào

sơ đồ Ngược lại, khi cần giảm VDD, phải giảm biên độ xung vào trước, sau

đó giảm VDD

Các bước thực hiện:

1 Cấp nguồn 0  +15V cho mảng mạch D2-2 Đặt giá trị nguồn +VDD = +5V

2 Đo mức thế ngưỡng hoạt động lối vào của cổng logic CMOS:

Hình D2-2a

Hình D2-2a: Đo mức thế ngưỡng hoạt động của cổng logic CMOS

2.1. Nối J3, cấp nguồn cho biến trở P2

Nối đầu ra C của IC1/a với LED0 của bộ chỉ thị logic (LOGICINDICATORS)

Dùng dây nối lối vào A của cổng IC1/a với điểm D để lấy điện thế từbiến trở P2 Đầu B để lửng

Vặn biến trở P2 tăng từ từ để xác định vị trí lối ra chuyển từ 0  1,tương ứng của LED từ tắt  sáng Đo giá trị thế vào cổng Vaul

Vặn biến trở P2 giảm từ từ để xác định vị trí lối ra chuyển từ 1  0,tương ứng của LED từ sáng  tắt Đo giá trị thế vào cổng Vall Ghi kết quảvào bảng D2-6

Bảng D2-6

thế cho các mức logic cao (1) và thấp (0) để đảm bảo sự làm việc

ổn định của cổng logic

Khoảng thế

2.3. So sánh khoảng thế làm việc lối vào của sơ đồCMOS với TTL

- Khoảng thế mức thấp của CMOS dài hơn so với TTLnhưng khoảng thế mức cao của TTL lại dài hơn của CMOS

3 Đo mức thế lối ra của cổng logic CMOS: Hình D2-2b 3.1. Cấp nguồn 0  +15V cho chốt VDD của mảng mạchD2-2 Đặt thế nguồn +VDD = +5V Nối J3, cấp nguồn cho biến trởP2

Hình D2-2b: Đo mức thế lối ra của cổng logic CMOS

Nối đầu ra C của IC1/a với đòng hồ đo thế Dùng dây có chốt hai đầunối lối vào A của cổng IC1/a với điểm D để lấy điện thế từ biến trở P2.Đầu B để lửng

Vặn biến trở P2 tăng từ từ để lối ra chuyển từ 0  1, đo giá trị thế raứng với mức cao Vc ~ (1)

Vặn biến trở P2 giảm từ từ để lối ra chuyển từ 1  0, đo giá trị thế raứng với mức thấp Vc ~ (0)

Ghi kết quả vào bảng D2-7

Thay đổi thế +VDD từ +5V lên +10V và +15V, lặp lại thí nghiệm, ghikết quả vào bảng D2-7

Bảng D2-7

Vc ~ (0) 2.5V 2.5V 2.5V

3.2 So sánh khoảng thế làm việc lối ra của sơ đồ CMOS với TTL

4 Công suất tiêu tán của cổng logic CMOS

Thí nghiệm cho phép khảo sát ảnh hưởng tần số làm việc lên côngsuất tiêu tán của cổng CMOS

4.1 Nối mạch D2-2 theo sơ đồ D2-2c Nối dây cấp nguồn qua đồng

hồ đo (2mA) Ban đầu đặt +VDD = +5V

Hình D2-2c: Sơ đồ đo công suất tiêu tán tĩnh của cổng logic CMOS

4.2 Đặt thang đo thế lối vào của dao động ký ở 5V/cm

Đặt thời gian quét của dao động ký ở 1ms/cm Chỉnh cho cả hai tianằm giữa khoảng phần trên và phần dưới của màn dao động ký Sử dụngcác nút chỉnh vị trí để dịch tia theo chiều X và Y về vị trí dễ quan sát Nối kênh 1 dao động ký với lối vào A/IC1/a Nối kênh 2 dao động ký

để quan sát thế ra tại điểm C của IC1/a

4.3 Nối các lối vào của IC1 xuống đất Đo dòng tiêu tán khi IC1

chưa hoạt động

Nối các lối vào của IC1 lên nguồn +VDD Đo dòng tiêu tán khi IC1chưa hoạt động

4.4 Đặt máy phát xung CLOCK GENERATOR của thiết bị chính

DTLAB-201N ở chế độ phát với tần số 1KHz Nối lối ra CMOS của máyphát xung với lối vào A của IC1/a

4.5 Quan sát và vẽ lại dạng xung ở lối ra của IC1/a

4.6 Nối lối ra C của IC1/a với L (tụ C3 = 4.7nF) (hình D2-2d)

IC1 CD 4011

Hình D2-2d: Sơ đồ đo công suất tiêu tán động của cổng logic CMOS

Quan sát và vẽ lại dạng xung ở lối ra của IC1/a

Tăng tần số máy phát lên 5kHz và 10kHz Ghi giá trị dòng tiêu tán

IDD theo các tần số đo vào bảng D2-7

4.7 Thay đổi nguồn +VDD lên +10V (biên độ xung máy phát ở lối raCMOS có biên độ tự tăng theo) Lặp lại bước thí nghiệm trên Ghi kết quảvào bảng D2-7

4.8 Thay đổi nguồn +VDD lên +15V (biên độ xung máy phát ở lối raCMOS có biên độ tự tăng theo) Lặp lại bước thí nghiệm trên Ghi kết quảvào bảng D2-7

5 Đặc trưng truyền của cổng

Đặc trưng truyền – biểu thị sự thay đổi thế lối ra theo thế lối vào – cóđặc trưng dốc và hẹp Vì vậy, cần tiến hành thí nghiệm này một cách tỉ mỉ

5.1 Nối mạch trong mảng D2-2 theo sơ đồ D2-2b Nối

Thay đổi từ từ P2 để thế ra có các giá trị lần lượt như trong bảng

D2-8, đo giá trị thế vào tương ứng Ghi giá trị đo vào bảng D2-8

5.3 Thay đổi thế nguồn +VDD lên +5V, +10V, +15V,lặp lại bước thí nghiệm như trên Ghi giá trị đo vào bảng D2-

3 Đặc trưng trễ của cổng Logic

1 Đặc trưng trễ của cổng logic TTL

Hình D2-3a: Sơ đồ đo đặc trưng trễ của cổng logic TTL

Đặc trưng trễ - biểu thị sự chậm thời gian thay đổi thế lối ra theo thếlối vào – đối với cổng TTL có đặc trưng khoảng nano giây (10-9sec) Vìvậy, cần tiến hành thí nghiệm này khi nối nối tiếp nhiều cổng để tạo thờigian trễ đủ lớn, nhằm dễ dàng đo đạc

1.1 Nối nguồn +5V của DTLAB-201N với chốt nguồn

+5V của mạch D2-3a, sử dụng IC1

1.2 Đặt máy phát xung CLOCK GENERATOR của

thiết bị chính DTLAB-201N ở chế độ phát với tần số 1MHz ÷2MHz Nối lối ra TTL của máy phát xung với lối vào A củaIC1/a

1.3 Đặt thang đo thế lối vào của dao động ký ở 1V/cm

Đặt dao động ký ở chế độ đồng bộ ngoại với xung từ máy phát xungCLOCK GENERATOR của thiết bị chính DTLAB-201N

Đặt thời gian quét của dao động ký ở 200ns/cm Chỉnh cho cả hai tianằm giữa khoảng phần trên và phần dưới của màn dao động ký Sử dụngcác nút chỉnh vị trí để dịch tia theo chiều X và Y về vị trí dễ quan sát Nối kênh 1 dao động ký với lối vào IN/A Nối kênh 2 dao động kývới điểm OUT/C

1.4 Chỉnh mức đồng bộ dao động ký để nhận điểm

khởi phát từ máy phát ngoài Đo thời gian trễ truyền xung từlối vào tới lối ra (qua 6 cổng) – là thời gian lệch mặt tăng củatín hiệu giữa kênh 1 và kênh 2: td (6) =15.4-15.35=

50 [ns]

Thời gian trễ cho 1 cổng logic TTL td (1) = td (6) / 6 =8.3 [ns]

2 Đặc trưng trễ của cổng logic CMOS

2.1 Cấp nguồn 0  +15V cho chốt +VDD của mảng mạchD2-4 Đặt thế nguồn +VDD = +3.5V

Hình D2-3b: Sơ đồ đo đặc trưng trễ của cổng logic CMOS

2.2 Đặt máy phát xung CLOCK GENERATOR của

thiết bị chính DTLAB-201N ở chế độ phát với tần số 1MHz ÷2MHz Nối lối ra CMOS của máy phát xung với lối vào Acủa IC2/a

2.3 Đặt thang đo thế lối vào của dao động ký ở 2V/cm

Đặt dao động ký ở chế độ đồng bộ ngoại với xung từ máy phát xungcủa thiết bị chính DTLAB-201N

Đặt thời gian quét của dao động ký ở 200ns/cm Chỉnh cho cả hai tianằm giữa khoảng phần trên và phần dưới của màn dao động ký Sử dụngcác nút chỉnh vị trí để dịch tia theo chiều X và Y về vị trí dễ quan sát Nối kênh 1 dao động ký với lối vào IN/A (IC2) sơ đồ D2-3b Nốikênh 2 dao động ký với điểm OUT/C

2.4 Chỉnh mức đồng bộ dao động ký để nhận điểm

khởi phát từ máy phát ngoài Đo thời gian trễ truyền xung từlối vào tới lối ra (qua 6 cổng) – là thời gian lệch các mặttăng của tín hiệu giữa kênh 1 và kênh 2, sẽ bằng:

td (6) = 2.67 – 2.48 = 190[ns]

Thời gian trễ cho 1 cổng logic CMOS

td (1) = td (6) / 6 = 31.6 [ns]

Ghi kết quả đo vào bảng D2-9

2.5 Thay đổi thế nguồn +VDD lên +5V, +10V, +15V,

lặp lại bước thí nghiệm 5.4 Ghi giá trị đo vào bảng D2-9

Hình D2-4a: Cấu trúc sơ đồ vi mạch logic 3 trạng thái

Các bước thực hiện:

1 Cấp nguồn +5V cho các mảng sơ đồ D2-4:

2 Cấu trúc cổng 3 trạng thái:

Dùng dây nối các lối vào A & B của mạch với công tắc logic LS7,

LS8 của mảng DATA SWITCHES/ DTLAB-201N Nối đầu E với công tắc

DS1 Đặt DS1 ở 0 hoặc 1 Gạt công tắc logic LS7, LS8 từ 0  1 và từ 1  0theo bảng D2-10, quan sát trạng thái tương ứng của đèn LED chỉ thị: LEDsáng - trạng thái lối ra của mạch là cao (1), LED tắt - trạng thái lối ra củamạch là thấp (0)

Ghi trạng thái lối ra theo trạng thái lối vào của cổng vào bảng chân lýD2-10

Bảng D2-10

DS1

E

LS7A

LS8B

Lối ra C

1 X X 0

2.2 Theo kết quả bảng chân lý D2-10 và cấu trúc sơ đồ TTL, giải

thích nguyên tắc hoạt động của cổng NAND 3 trạng thái

Chú ý: Transistor làm việc ở chế độ khóa (đóng và mở bão hòa hoặc

gần bão hòa)

3 Vi mạch cổng 3 trạng thái:

Nối lối ra 1C của IC1/a (hình D2-4b) với LED 15 của bộ chỉ thị logic(LOGIC INDICATORS)

Hình D2-4b: Bộ chuyển đổi số liệu 1 chiều 3 trạng thái

Nối công tắc logic LS8 của bộ công tắc DATA SWITCHES/

DTLAB-201N với lối vào điều khiển 1E Nối công tắc logic LS16 với lối vào 1A.

Đặt các công tắc tương ứng với giá trị theo bảng D2-11 Ghi kết quả vàobảng D2-11

Bảng D2-11

LS8

E

LS9 A

4 Bộ chuyển số liệu hai chiều 3 trạng thái:

4.1 Nối 8 công tắc logic LS1÷LS8 bộ công tắc DATA SWITCHES/

DTLAB-201N với các chân A1 đến A8 của vi mạch IC2 (hình D2-4c/ phầnA) Nối các chân B1 đến B8 của IC2 với các LED 1÷8 của bộ chỉ thị logic(LOGIC INDICATORS) của DTLAB-201N

- Nối chân DIR với chốt TTL/ công tắc DS1 Đặt DS1 = 1 đểchọn

hướng chuyển số liệu từ A  B Nối chân E với với chốt TTL/ công tắc

DS3

Đặt các công tắc LS1-LS8 (các chân A1 đến A8) ở trạng thái 1 hoặc 0

tùy chọn, xem ví dụ bảng D2-12 Đặt các công tắc chân E (DS3) ở 1 hoặc

0 Ghi trạng thái chân B1 - B8 theo trạng thái các đèn LED tương ứng tắt(=0) hay sáng (=1)

- Đổi trạng thái các công tắc logic cho lối vào A, theo dõi sựthay đổi tương ứng của các LED chỉ thị

4.2 Nối 8 các công tắc LS1-LS8 với các chân B1 đến B8 của IC2

(hình D2-4c phần B) Nối các chân A1 đến A8 của IC2 với các LED 1÷8của bộ chỉ thị logic (LOGIC INDICATORS) của DTLAB-201N

- Nối chân DIR với chốt TTL/ công tắc DS1 Đặt DS1 = 0 đểchọn

hướng chuyển số liệu từ B  A Nối chân E với với chốt TTL/ công tắc

DS3

Đặt các công tắc LS1-LS8 (các chân B1 đến B8) ở trạng thái 1 hoặc 0

tùy chọn, xem ví dụ bảng D2-13 Đặt các công tắc chân E (DS3) ở 1 hoặc

0 Ghi trạng thái chân A1 - A8 theo trạng thái các đèn LED tương ứng tắt(=0) hay sáng (=1) Ghi kết quả vào bảng D2-13