Tổng quan về verilog

[...]... Đây là mức trừu tượng cao nhất được cung cấp bởi Verilog Module có thể được thực hiện nhờ vào giải thuật thiết kế mong muốn mà không cần quan tâm đến những chi tiết thực hiện phần cứng Việc thiết kế ở mức này tương tự như lập trình C Mức Trừu Tượng 2 Luồng dữ liệu Ở mức này module đựơc thiết kế bằng cách chỉ rõ luồng dữ liệu-dataflow Người thiết kế quan tâm đến cách thức mà dữ liệu di chuyển giữa... thức của thực thi chi tiết của việc chuyển mạch Mức Trừu Tựơng  Verilog cho phép ngừơi thiết kế kết hợp cả 4 mức trừu tựơng trên Trong thế giới thiết kế số,thuật ngữ register transfer level( RTL ) nghĩa là mức truyền thanh ghi thừơng xuyên dùng để mô tả verilog dùng sự kết hợp của hành vi và luồng dữ liệu đựơc chấp nhận bởi công cụ tổng hợp logic  Mức trừu tựơng càng cao,sự thuộc vào công nghệ càng... dựng flipflop D từ các cổng logic AND và OR hoặc có thể từ các transistor Module  Module là khối xây dựng sẵn trong Verilog Module có thể là một phần tử hoặc một tập có lựa chọn các khối thiết kế mức thấp hơn Thông thường, các phần tử được nhóm lại trong các module để cho ta chức năng tổng quát được sử dụng ở nhiều nơi trong thiết kế Module cung cấp chức năng cần thiết cho “khối mức cao hơn” thông qua... nhân kích thích đến khối thiết kế và giám sát ngõ ra Do ta đang phát triển mô hình Verilog, ta không cần biết cấu trúc chính xác vào lúc này Ta cần chú ý để hiểu quá trình thiết kế Thành phần mô phỏng 1 Ví dụ  Chúng ta dùng phưong pháp thiết kế topdown Đầu tiên chúng ta viết sự mô tả cho khối thiết kế top-down Ví dụ về mạch đếm không đồng bộ: Module ripple_carry_counter( q,clk,reset ); Output [3:0]... một sự biến đổi nhỏ có thể gây ra một sự thay đôi đáng kể trong thiết kế Thực Thể - instance  Một module cung cấp 1 mẫu mà chúng ta có thể tạo một đối tượng thật sự khi một module đựơc gọi thực hiện ,verilog tạo mới duy nhất một đối tượng từ mẫu mỗi đối tượng có 1 cái tên riêng,biến,tham số và giao diện vào ra input/output Quá trình tạo một đối tượng từ một mẫu module gọi là instantiation và đối tượng... tff3( q[2],clk,reser ); mỗi thực thể có 1 tên duy nhất endmodule module T_FF(q,clk,reset); output q; input clk,reset; wire d; D_FF dff0( q,d,clk,reser ); not n1(d,q); endmodule Thực thể - instance  Trong verilog, các module không đươc lồng nhau Một sự định nghĩa module không thể chứa đựng sự định nghĩa các module khác Module ripple_carry_counter( q,clk,reset ); Output [3:0] q; Input clk,reset; Module T_FF(... được kiểm tra Chức năng của khối thiết kế này có thể được kiểm tra bởi việc ứng dụng sự kích thích và kiểm tra kết quả Chúng ta gọi chúng là stimulus block khối stimulus block có thể được thiết kế bằng verilog  Có 2 kiểu áp sự kích thích : Thành phần mô phỏng Trong kiểu đầu tiên, khối kich thích tạo khối thiết kế và truyền tín hiệu trực tiếp vào khối thiết kế: Stimulus block clk reset q Thành phần mô... … Endmodule Module Cụ thể,như ví dụ trên thì T-FF có thể đựơc định nghĩa như là một modules : Module T_FF ( q,clock,reset ); ………… ………… endmoule Module  Verilog là một ngôn ngữ gồm hành vi cấu trúc Các thành phần của mỗi module được định nghĩa ở 4 mức trừu tựong,phụ thuộc vào việc thiết kế  Module hoạt động giống nhau với môi trường bên ngoài với mọi . sẵn trong Verilog. Module có thể là một phần tử hoặc một tập có lựa chọn các khối thiết kế mức thấp hơn. Thông thường, các phần tử được nhóm lại trong các module để cho ta chức năng tổng quát. thuật Đây là mức trừu tượng cao nhất được cung cấp bởi Verilog. Module có thể được thực hiện nhờ vào giải thuật thiết kế mong muốn mà không cần quan tâm đến những chi tiết thực hiện phần cứng : Module T_FF ( q,clock,reset ); …………. <functionally of T-flipflop> …………. endmoule Module  Verilog là một ngôn ngữ gồm hành vi cấu trúc. Các thành phần của mỗi module được định nghĩa ở