Nghiên cứu hỗ trợ thiết kế xây dựng trung tâm thiết kế mạch tích hợp và hỗ trợ chuyển giao công nghệ chương trình phần mềm cơ sở dữ liệu ban đầu của đề tài

Trang 1

BỘ CÔNG THƯƠNG

Công ty Điện tử Công nghiệp 444 Dạch Đằng, Hoàn Kiếm, Hà Nội

Giới thiểu;

CHƯƠNG TRINH PHAN MEM

(CƠ SỞ DU LIEU BAN DAU) CUA ĐÈ TÀI

Chủ nhiệm để tài: Ts Trin Văn Dậu

Trang 2

MỤC LỤC

ĐẶT VAN DE

1 CƠ SỞ DỮ LIỆU BAN ĐẦU VE THIET KE CIP THEO LO TRINH ONG NGHE QUOC TE CHO BAN DAN (ITRS)

1 Giới thiệu chung 1.1 Yêu cầu đặt ra cho hệ thống 4.2 Giải pháp công pghệ

2 Cấu trúc thư mục thông tin (Site map)

2.1 Nhiệm vụ Hợp tác quốc tế về KH-CN theo Nghị định thư 2.1,1 Thuyết mình nhiệm vụ 2.2, Các báo cáo đề tí 2.2.1 Báo cáo số va sin xudt CHIP

"Nghiên cứu tổng quan về công nghệ thi trên thể giới và rong khu vực

22, Báo cáo 2: Tổng kết kính nghiệm vẻ quá hình hình hành, cơ cầu ổ chức, định hướng sản phẩm, công nghệ, thị trường của các trưng tâm thiết kế và sản

xuất CHIP trong khu vực -

2.2.3 Báo cáo 3: Dễ án xây dựng định hướng phát triển Trung tâm thiết kế CHIP IP cho

từng giai doạn và lộ trình thực hiện +

2:24 Báo cáo 4; ĐỀ én xây dụng Trung lâm thit kể CHIP (ựa chọn mô hình, lựa sản phẩm, xác định yêu cầu về cơ sở vật chất kỹ thuật, = 5 8 b8, ẩ 2 a0 inh céng nghé quốc tế cho bán din (LTRS) h tổ chức sản xuất l Thiết kế IC 2.4 Tổ chức trung tâm thiết kế

2.4.5 Tham khảo mô hình TTTK trong khu vực 2.5 Chương trình đào tạo

2.5.1 Những yêu cầu đối 2.5.2 Khóa lý thuyết cơ bản

3.5.3, Khóa thực hành

2.5.4, Thươn khảo chương trình dào tạo của các 2.6 Sách và tài liệu tham khảo

2.6.1 Tài liệu đề tài

Trang 3

thích thuật ngữ 13 14 hd 14 ld

5, Hướng dẫn cài đặt hệ thống và cấu hình ứng dụng, 14 Tl QUY TRÌNH THIẾT KE MACH DIEN TO DUA TREN PHAN MEM

CAD sU DUNG THIET BE LOGIC LAP TRINH DUQC (FPGA) 16

1, Gidi thigu chun: 16

2 Ví dụ thiết kế mạch điệ

2.1 Thiết kế mạch diện sử dụng Schematic 2.1.1 Thiết kế mach

2.1.2 Biên dịch sơ đồ

2.1.3, Mô phông và phân tích thời gian

3 Các chức năng quản trị nội dụng (CMS)

4 Các chức năng khác

4.1, Diễn dan (Forum)

4.2 Mục Hỏi đáp/Đối thoại trực tuyến (FAQ) 4.3 Tìm kiếm (full text seareh) 2.1.4 Nạp trình cho thiết bị 2-2 Thiết kế sử dụng Verilog DL 2.2.1 Thiết kế mạch 3.2.2 Biên dịch sod 2.2.3 Mô phòng và phân tích thời gian 2.2.4 Nạp trình cho thiết bị 2.3 Thiết kế sử dụng VHDL 2.3.1 Thiết kế mạch 2.3.2, Bién 3.3.3 Mô phông và phân tích thời gìan 2.3.4 Nạp trình cho thiết bí

MIL DY AN (PROJECT) THIET KE BO LOC FIR

1 Giới thiệu chưng 1.1 Mục đích projeei

1,2 Câu trúc projeet

1.2.1, Project file

1.2.2, Device design [iles (cae tile thiết kể)

Trang 4

1.3.2 Cách mở các †ile thiết kế, file giản dé tín hiệu NhessdiarasoaufỶ 1.3.3 Cách chạy trình biên dịch, chạy trình mô phóng

2 Ví dụ mình họa phương pháp thiết

trình trên phần mém Quartus IL

2.1, Bài toán

2.2 Nhập bản thiết kế

2.2.1 Tạo project 2.2.2 Tạo file thì

2.2.3 Nhập các phần tử vào/ra cho sơ đồ 2.3.4 Nhập các phần tĩ nhân cho sơ đồ ké dang sor dd (schematic) 2.2.5 Nhập các phần tử FlipFlop 2.2.6 Nhập các phần tử cộng 2.2.7, Chỉnh sửa lại 2.2.8 Kết nối các phần từ trong sơ đỗ Biên dịch t các tham số biên dịch 2.3.2 Biên địch 2.4 Mô phỏng và phân tích thời gian ¡ trí các phần tử trên sơ đồ 2.3.1, 2.4.1 Nhập giản đỗ tín higu mé phéng 2.4.2 Chạy mô phông

2.4.3 Phân tích kết quả mô phông

Iv DU’ AN (PROJECT) THIET KE BO DEM

1 Giới thiệu chung 1.1 Mục đích project

1.2, Cấu tric project

1.2.1 Project file secs

1.2.2 Các file thiết kế (Deviee đesign filex) 1.2.3 Các file giản đồ tín hiệu (Wave form files) 1.2.4 Các file nạp trinh (Programming files) 1.2.5 Các file báo cáo

1.3, Hướng dẫn sử dụng projeet 1.3.1, Mé project a :

1.3.2 Cách mỡ các file thiết kế, file giản

Trang 5

2 Vi du minh hoa phuwng pháp thiết kế dùng ngôn ngữ Verilog HDL cho

chip khả trình trên phần mềm Quartws II 2.1, Bai toán

2.2 Nhập bản thiết kí

2.2.1 Tạo project ng

2.2.2 Tạo file thiết kế dùng ngôn ngữ Vcrilog HDL ni

3.2.3 Soạn thảo file thiết kế dùng ngôn ngữ Verilog HU3I 2.3 Biên địch 2.3.1 Đặt các tham số biên dịch 2.3.2 Biên dich 2.4 Mô phẳng và phân tí 2.4.1 Nhập giản đồ tín 2.4.2 Chạy mô phòng

2.4.3 Phân tích kết quả mô phỏn,

V ĐỰ ÁN (PROJECT) THIẾT KẾ MẠCH HIỄN THỊ LED 7 DOAN 1 Giới thiện chưng

1.1 Mục đích projeet 1.2 Cấu trúc projeet

1.2.1, Project file

1.2.2 Các file thiét ké (Device design Bia

1.2.3 Các file giản đồ tín hiệu (Wave form fíl fies)

1.2.4 Programming files (các file nạp trình) 1.2.3 Các file báo các -

1.3, Hướng dẫn sử dụng projeet 1.3.1 Mé project

1.3.2 Cách mỡ các file thiết kế, filz giản đồ thiện, 1.3.3 Cách chạy trình biên dịch, chạy trình mô phông, 1.3.4 Cách nạp trình cho thiết bị thời gian gu mé phone trình trên phần mém Quartus IL 2.1 Bài (oán 2.2 Nhập bản thiết kế 2.2.1 Tao project

2.2.2 Tạo file thiết kế đùng ngôn ngữ VHDL

2.2.3 Soạn thảo file thiết kế dùng ngôn ngữ VITDI

2.3 Biên dịch

2.3.1 Đặt các tham số

Trang 6

2.3.2 Bin dich ‘i _— - —-

Trang 7

DAT VAN DE Trong quá trình thực hiện đề tài, nhóm thực hiện đã hợp tác với các chuyên gia u) trí thức thiết kế CHIP đình ác dữ liệu cơ sở của các hãng thiết Belarus nghiên cứu, xây dựng CSDI, {hư viện han kế, hình xu hướng thị trường, các công nghệ thi

ké CHIP, cdc chương trình đào tạo, công nghệ thiết kế CHIP, theo 16 trình công

nghệ quốc tế cho bán dẫn (ITRS); phần mềm giới thiệu các bước trong qui trình thiết

ké FPGA (Design Entry ® Synthesis ® Function Simulation b Synthesis b Fitting

‘iming Analysis and Simutation ® Programming and Configuration); các dự án

thiết kế (mã nguồn, tải liệu, phân mềm trình điễn các bước tiến hảnh) cho chíp

Trang 8

L CO SG DU LIEU BAN DAU VE THIET KE CHIP THEO 1.0 TRINH CÔNG NGHỆ QUỐC TẾ CHO BẢN DẪN (ITRS)

1 Giới thiện chung

1.1 Yêu cầu đặt ra cho hệ thống

+ Thông ứn được tổ chúc một cách khoa học, cho phép khai thác trục

tuyến trên mạng một cách thuận tiện, với nhiều người sử đựng cùng,

đăng nhập dẳng thời

+ Quản lý cơ sở dữ liệu phì cấu trác quí mô lớn, liên tục được cập nhật

và phát triển mở rộng, trong khi vẫn đảm bảo chất lượng chuyên môn

của các trì thức chuyên ngành được đưa vào hệ thống

* Dam bio tinh tương tác trong cộng đồng người dùng trong quá trình

khai thác thông tin cũng như bổ sung dữ liệu vào hệ thống

1.2, Giải pháp công nghệ

Để đáp ứng các yêu cầu nêu trên, Cơ sở dữ liệu ban đầu về thiết kế CHIP

được xây dựng trên nền của một Hệ thống quản trị nội dung (CMS) mạnh,

cùng cấp khả năng thiết lập, phân loại và quản lý tập trung cơ sở dữ liệu

phi cấu trúc trên qui mô lớn

Kho trí thức được khải thác trực tuyến trên mạng với nhiều người dùng

cùng truy cập một lúc Hệ thống đảm bảo khả năng tương tác (diễn đản, hỏi

đáp, các ý kiến bình luận, nhận xét v.v.) của cộng đồng người dùng trong quá tình khai thác thông tin cũng như quá trình liên tục mổ rộng, phát triển

cơ sở dữ liệu về sau

Thông tín được tổ chức phân loại theo các hạng mục (calegoria) nhằm thuận tiện cho tìm kiếm và hạn chế vùi lấp các thông tin Các siêu kết nối

được thiết

ip tạo nên một mạng lưới liên kết dữ liệu theo nội dung,

Trang 9

nhét (Singte Sign-On) để truy cập cơ sở dữ liệu và sử dụng các địch vụ của

hệ thông,

liệ thống CMS được xây dụng trên nền ting Open Source cia Zend Framework và được xây dựng theo kiến trúc MVC trên riền tảng các công

nghệ tiên tiến, kiến trúc mở, dộ tương thích cao

+ Ngôn ngữ cơngnghệ: PHP

« Hiệđiền hành: Window, Linux © Web Server: Apache 2.0 + Cơsở dữ liệu MySQI

* Trinh duyét web: MS Itemel Explorer 6, Nescape 5 trở lên

2, Cấu trúc thư mục thông tin (Sife map)

2.1 Nhiệm vụ Hợp tắc quốc tế về KH-CN theo Nghị định thư 2.1.1 Thuyết mình nhiệm vụ 2.2 Các báu cáo đệ tài 22.1 Báo cáo số CHIP trên thế giới và trong khu vực

: Nghiên cứu tổng quan về công nghệ thiết kế và sản xuất

2.2.2 Báo cáo 2: Tổng kết kinh nghiệm về quá trình hình thành, cơ cấu tổ chức, định hướng sản phẩm, công nghệ, thị trường của các trung tâm thiết kế

va sin xuất CHIP trong khu vực

2.2.3 Bao cáo 3: Để án xây dựng định hướng phát triển Trung tâm thiết kế CHIP cho timg giai đoạn và lộ trình thực hiện

Trang 10

2.3 Công nghé thiét ké IC 2.3.1 Lộ trình công nghệ quốc tế cho bán dẫn (LIRS) 2.3.1.1 Phiên bản 2005 + _ Toát yếu cho inh dao (Executive Summary) «_ Diễu khiển hé théng (System Drivers) «Thiết kế (Design)

®_ Kiềm tra và thiết bị kiểm tra (Test and Test Equipment)

» ‘Lich hop quy trinh, thiét bi va cdu tric (Process Integration,

Devices, and Structures)

+ Tần số vô tuyến và công nghệ tín hiệu tương tự/ hỗn hợp cho

viễn thông vô tuyến (Radio Frequency and Analog/Mixed-

Signal Technologies for Wireless Communications)

« _ Các quy trình mặt tiền (Front End Processes)

ô_ Thch bn (Lithography) â Liộn két néi (Interconnect)

« _ Tích hợp công xưởng (T'actory Inteeration)

Trang 11

3.3.1.2 Cập nhật 2006

« Todt yéu cho [anh dao (Executive Summary} + _ Diễu khién hé théng (System Drivers)

+ Thit k (2esign)

ôâ Kim tra và thiét bj kiém tra (Test and Test Equipment)

« Tích hợp quy trình, thiết bị va cdu tic (Process Integration,

Devices, and Structures)

* Tan sé vé tuyén va céng nghệ tín hiệu tương tự/ hỗn hợp cho

viễn thông vô tuyến (Radio Frequency and Analog/Mixed-

Signal Technologies for Wireless Communications)

+ Các thiết bị mới trội lền trong nghiền cứu (Emerging Research Devices)

«_ Các quy trinh mat tién (Front End Processes)

+ _ Thạch bản (Lithography)

«_ Liên kết nỗi (Interconnect)

+ _ Tích hợp công xưởng (Factory Integration)

« Lấp ghép và đóng hộp (Assembly and Packaging)

Trang 12

2.3.1.3 Phiên bả 2.3.2 M6 hình tổ chứ 2.3.2.1 Chồng loại 1C được thiết kế 2007 (đang cận nhật) an xuat IC 2.3.2.2, Các công nghệ chế tạo IC 2.3.2.3 Các nhà cũng cấp dịch vy Foundry 3.3.3 Thiết kế TC 2.3.3.1 Phan mém thiét ké IC

«_ Các cơng đoạn thiết kế IC & công cu phan mém

=_ Phần mềm thiết kế IC của Cadence Design System Inc

2.3.3.2 Lộ trình thì

2.3.3.3 Các thư viện thiết kế

một số loại IC

+ _ Thư viện mẫu (qui trình cơng nghệ)

«_ Thư viện mẫu (định nghĩa các qui tắc thiết kế)

«_ Thư viện mẫu (các đặc tính điện) :

2.4, 1Ã chức trung tâm thiết kế

2.4.1 Phương pháp luận xây dựng Trung tâm thiết kế IC 2.4.2 Các phòng chuyên môn

2.4.2.1 Phòng Thiết kế

2.4.2.2 Phòng Đo lường — Kiểm tra

2.4.2.3 Phòng Nghiên cứu — Phân tích

2.4.3 Giải pháp qui hoạch hạ tẳng mặt bằng tổng thể 2.4.3.1 Kiến trúc tòa nhà và các phòng,

2.4.3.2 Điều hòa không khí, cấp thoát nước

2.4.3.3 Điện vả thiết bị điện

2.4.4, Các chúc danh công việc và yêu cầu kỹ năng, 3.4.4.1, Kỹ sự thiết kế hệ thống,

Trang 13

2.4.4.3, Kỹ sư phần tử cơ sở 3.4.4.4, Kỹ sư quản trị hệ thống 2.4.4.5, Kỹ sư bảo dưỡng thiết bị

2.4.5 Tham khảo mô hình TTIK trong khu vực

3.4.5.1, Các trung tâm thiết kế IC tại Trung Quốc 2.4.5.2 Các trung tâm thiết kế TC tại Hàn Quốc 2.4.5.3 Các trung tâm thiết kế IC tại Dải Loan

2.5 Chương trình đào tạo

1 Những yêu cầu đối với việc đảo tạo ban đầu các kỹ sư của Trung tâm thiết 2.5.2 Khóa lý thuyết cơ bản 2.5.3 Khóa thực bành 2.5.4 Tham khảo chương trình đào tạo của các hãng 2.6 Sách và tham kháo 2.6.1, Tài liệu đề tài 2.6.2 Website cde hang công nghệ 2.6.3 Sach (ban mém)

2.7 Gidi thich thuật ngữ

3 Các chức năng quản trị nội dung (CMS) + _ Thêm mới, loại bỏ | category + Tao cic Subcategory

Trang 14

«Xóa bài viết

4 Các chức năng khác 4,1 Diễn đàn (Forum)

» _ Thêm một diễn đản mới + Thêm chủ đề thảo luận

4.2 Mục Hỏi đáp/Đối thoại trực tuyến (FÁQ)

w Thêm câu hỏi,

® - Trả lời câu hỏi

4.3 Tim kiém (full text search}

5 Hướng đẫn cài đặt hệ thống và cấu hình ứng dụng

«Cài đặt phần mềm: appscrv-win32-2.5.9.cxe và SQLyog651.exe

dòng ;extension=php pdo.dll và bỏ dấu ;

cxtension=php_pđo_mysgl.dll ngay bên dưới đồng này

+ Chay phin mém SQLyog: restore dafabaso của ứng dụng

«_ Tại thư mục CAAppServwwsvwAvaiiemstapplication: mở file config ini

và cài đặt cầu hình database cho ứng dụng,

Trang 15

Chạy ứng dụng trên browser tai dia chi: htip://localhost/vstioms

Trang 16

II QUY TRÌNH THIẾT KẺ MẠCH DIỆN TU DUA TREN PHAN MEM CAD SU DỤNG THIẾT BỊ LOGIC LẬP TRÌNH ĐƯỢC (FPGA)

1, Giới thiệu chung

Các bước trong quy trình thiết kế chung FPGA CAD được mô tả trọng hình vẽ

đưới đây (hình 1) Các phần mềm CAD của các hăng khác nhau có thê có sự tích hợp một số bước trong các mô dưn chức năng chương trình, nhưng điều đó ¡ này lấy phần mềm Quartus TI cia hing ALTERA 1am minh họa (hình 1, hình 2)

không làm mắt đi tính tổng quát của quy trình này T:

Trang 17

Synthesis ‡ Functional Simutation i Timing analysis and Siqnulation INo Fquirements met? Programming and Configuration

Hinh 1: Các bước trong quy trình thiết kế FPGA

Design Entry: Mạch thiết kế được mô tả bằng cách sử dụng ngôn ngữ mô tả

phần cứng (phư Verilog hoặc VHDL) hoặc sử dụng sơ đỗ nguyên lý

Trang 18

Syntl Công cụ tổng hợp mach dign trong mét Netlist Các phân tử lagic cân để thực hiện mạch và kết nối giữa các phân tử logic được tổng hợp ở bước nay, Function Simulation: Kiém tra tính đúng đắn (hoạt dộng chức năng) của mạch

điện được Lông hợp ở bước Synthesis

Fitting: Dinh vi ede phin tir logic (trong netlist) vao ede phin ti logic trong, chip FPGA Nó cũng xác lập các đường nỗi day giữa các phần từ logic trong

chúp,

Timing Analysis aI ion: Phân tích, đánh giá các yêu cầu thiết kế của

mạch ä vẻ chức năng và thời gian

Trang 19

Ỷ Barcel ana ST magnee Soar sed enakgsn & Sợposie | main ‘Ronerate Functional i28) Ngfst Timig Anards: Fastin ở lễ Fre nag Nha ney Crete, Cm a] Si 200BS8N) Tử FindiondSindste TirứngSlnMeten làn a ahve ¥ torr at é Sirah alt An | LUẬN l —-SWAlAehog fAeg) Ln} Simslelen Bebagng

Hình 3: Lưu đồ mô phống thiết kế mạch điện tử

Trang 20

#5 Quartus lÍ Fie SƠ Vỹ cnomct Ad9gtmek rrosssng TOO Hình 4: Giao điện phẫn mềm Quarius lí

2.1 Thiết kế mạch điện sử dụng Schematic

Trang 21

"71 1

'Tạo file thiết kế dạng sơ dd (schematic): Chon menu File -> New Chon tab

Trang 22

Nhap cae phan tit vao/ra va cae phan tir logic: Sit dung thy vién cia Quartus 1 Eitrti

di Tin : Reece yard

Hình 10: Sơ đỗ sau khi thực hiện kết nối

Biên dịch sơ đỗ

Quá trình biên dịch do phẩn mềm QQuartus II dảm nhiệm Trong đó, nó thực hiện việc kiểm tra lỗi trong file thiết kế, tổng hợp logic, phân phối tài nguyên thiết bí, tạo các file phục vụ mô phỏng, phân tích thời gian, nạp chương trình

cho thiết bị,

Chạy chương trình biên dich: vo menu Processing -> Start Compitation

Quá trình biên địch hoàn toàn tự động, chương trình sẽ đưa ra các cảnh báo

hoặc thông báo lỗi nếu có

Trang 23

Nếu xudt hign 18i, c4n quay lai stta bin thiét ké va chay Jai chuong trinh bién

Ree erates aed

Meee

1S coerce: A Soom

2 nse ,

đc, Seco Tay BEN

Ẩn sen oat Ves 210022015 Ạ)he Mưa

Note neo | Recline in

BB rene Sede oe

SBC aren Spee | ath Cee

H:anne gD sorter oon ‘igo phe ates SB tenga | Mexmssme ỷ 178381013) : Yeeietee ° tone Seestern Truy Toswoyle a 42403805) Em vent $7208) taunts ovata Šieem điáy Fe ce, 0556

Hinh 11: Qua trinh bién dich thành công

2.1.3 Mô phòng và phân tích thời gian

'Trước khi chạy mô phỏng, cần thực hiện các bước nhập gián đồ tín hiệu mô phỏng Sau đó vào menu Pzocessing -> Sfart Simudation Phần mềm Quartus TĨ

sẽ kiểm tra lỗi (nếu cớ), tự động phân tích quá trình biến đổi tín hiệu và thời

gian giữ chậm các tín hiệu tir

đầu vào qua các khâu xử lý đến các đầu ra Nếu có lỗi, cần quay lại đễ sửa lại các file đã nhập cho đúng,

Trang 24

Jin raơ+ na uc

“om pe

Hình 12: Gián đồ tín hiệu chạy mô phông

Khi mô phòng cho kết quả mạch diện đã thực hiện đúng chức năng, ta tiến

hành phần tích thời gian Kết quả phân tích thời gian của mạch thể hiện trên hình ; Hình 13: Kết quả giản đồ phân tích thời gian 2.1.4 Nạp trình cho thiết bị

Giả sử ta thục hiện nạp cho bảng mạch DE2, Bảng mạch này cho phép thực hiện nạp chương trình theo hai chế dộ: JTAG hoặc AS

Trang 25

Hình 14: Nap trình cho thiết bị

Kich Staré dé thực hiện nạp chương trình cho thiết bị Khi quá trình nạp kết

thúc, đèn fed wen bing mach sé sing

Sử dụng chế độ AS (Active Serial Mode): Chon menu Tools -> Programmer

Chon Mode Active Serial Programmer, file thi

Object File) {8 Light pof (Programmer Pr eal dẢHaáseessup,.,Ú49 B04 [USEẾƑ X Seon BB Changs re

Hình 15: Nap trình cho thiết bị

Trang 26

3.2.1 Thiết kế mạch Tao project: Chon memu Fife New Project Wizard, nhap thu mue chita cae file thiét ké roduction

Hình 18: Nhập thư mục chứa file thiết kế 'Tạo file thiết

chon Verilog HDL File Ghỉ tên file la light.v

Chon menu File -> New Chon tab Device Design Files >

Trang 27

Hình 19: File thiết kế đạng so dd Nhập thiết kế: module light (x1, x2, f); input x1, x2; output f; assign f = (x1 & Lix2)! (xl & x2); endmodule 2.2.2 Biên dịch sơ đỗ

Quả trình biên địch do phần mềm Quartus II đâm nhiệm Trong đó, nó thực hiện việc kiểm tra lỗi trong file thiết kế, tổng hợp logic, phân phối tài nguyên thiết bị, tạo các file phục vụ mô phỏng, phân tích thời gian, nạp chương trình cho thiết bị

Chay chương trinh bién dich: vio menu Processing -> Start Compilation Quá trình biên địch hoản toần tự động, chương trình sẽ đưa ra các cảnh bảo hoặc thông báo lỗi nếu có

Nếu xuất hiện lỗi, cần quay lại sửa bản thiết kế và chạy lại chương trình biên dich

Trang 28

Fie cok vew Sralet Atenas Preecsny Toe Wine “eb

Ose Soom TE PEG Re Sree

Praesens fea eee op

[by Sanat

i

££ Conpastion Regen: Plow Seromaey

pee v1,

Compifation Report - Flow Sưmrary

cicneterraRrrr sue TEEN :

Barer snr Bis ros seamge ¬ Seen he `⁄đBudd 198052/20 9P1 Re"

fan (BE Fow Else Tine Ref Nae wa

‘arabes Sins BB Flow ig “Topleel Brit Hane ge

Fe |+- #1 wralysls 5 Sprfreor tư Re

TS Tw Hose T3 keenbbr rất mm se Sẽ Tog Mocs SE ng Precio

31 PEI Tami ara Sel inn sek Toad ge wena, aig enacts vee

1718/18(c1 v) Teo

TT SIỐ) ít GioNll Ti genizs vạt iecesfd re, ageĐgc c.c _._ Ñ 5À Rsemba( BS KIEN tuệ Cakes sofa

actsb,zeerL

Hình 20: Quá trình biên dịch thành công

2.2.3 Mô phỏng và phân tích thời gian

“Trước khi chạy mô phỏng, cần thực hiện các bước nhập giản đồ tín hiệu mô

phòng Sau đó vào menu Processing -> Start Simulation, Phan mém Quartus Tl

sẽ kiểm tra lỗi (nếu có), tự động phân tích quá trình biến đổi tín hiệu và thời

gian giữ chậm các tín hiệu từ các đầu vào qua các khâu xử lý đến các đầu ra

Trang 29

Khi mô phông cho kết quả mạch điện đã thực hiện dúng chức năng, ta tiến

hành phân tích thời gian Kết quả phân tích thời gian của mạch thể hiện trên hình: Pein! tieng: bene Hình 22: Kết quả giản đồ phân tích thời gian 2.2.4 Nạp trình cho thiết bị

Giả sử ta thực hiện nạp cho bảng mạch DE2 Bảng mạch này cho phép thực

hiện nạp chương trình theo hai chế độ: 'TAG hoặc AS

Trang 30

Sử dụng chế độ AS (Aetive Serial Made): Chon menu Yools -» Programmer Chon Mode Active Serial Programmer, file thiét ké 1a light.pof (Programmer Object File) ea LÄHadsao Song | Ustad use wisn Tinh 24

Trang 31

Hinh 25; Cira số New Project Wizard: Introduction [SDWD(EWEIBUMEMSEDDEEIEMISMMZ) ng le Teen —7 | TH À _—a ri | etetgrmarhalghedtecenetyc manne Reyes mised TT to ván ng nọ cư nrse

Eigradhie og Sie ROLES RE pater cep yn sere soba niece rte

Hinh 26: Nhập thư mục chứa file thiết kế

'Tạo file thiết kế: Chon menu File -> New Chon tab Device Design Files ->

Trang 32

ENTITY hello 18 PORT { elk :TN led 0 led l: led 2: fed 3 led_4: led 5: led_6: led 7: % END hello; OUT OUT OUT OUT OUT OUT OUT QUT STD_LOGIC; STD I.OGIC_VECTOR(6 DOWNTO 0}, STD LOGIC_VECTOR(6 DOWNTO 0): STD_LOGIC_VECTOR(6 DOWNTO 0); SID LOGIC_VECTOR(6 DOWN10 0); STD_LOGIC_VECTOR(6 DOWNTO 0); SID LOGIC_VECTOR(6 DOWNTO 0); STD LOGIC _VECTOR(6 DOWNTO 0); STD_LOGIC_VECTOR(6 DOWNTO 0}

ARCHITECTURE scrolling OF hello 1S

count: INTEGER RANGE 0 TO 7;

Trang 34

led 2< 5 fed 2 led 3<=s led 3; led 4s Bé 4; led 5 <= s led 5; led, 6 <=s led 6; led_7<* 5 led_7; END scrolling; 2.3.2 Biên dịch sơ đỗ

Quá trình biên dịch do phần mềm Quarlus II đảm nhiệm Trong đó, nó thực

hiện việc kiểm tra lỗi trong fle thiết kế, tổng hợp logic, phân phối tài nguyên thiết bị, tạo các file phục vụ mô phỏng, phân tích thời gian, nạp chương trình

cho thiết bị,

Chạy chương trình biên dịch: vào menu Processing -> Start Compilation

Quá trình biên dịch hoàn toàn tự động, chương trình sẽ dưa ra các cảnh báo hoặc thông bảo lỗi nếu có

Trang 35

2.3.3 Mô phông và phân tích thời gian

Trước khi chạy mô phòng, cần thực hiện các bước nhập giản đổ tín hiệu mô

phông, Sau đó vào menu Processing -> Start Šimalailon Phần mễm Quuartius II

sẽ kiểm tra lỗi (nếu có), tự động phân tích quá trình biến đãi tín hiệu và thời ian giữ chậm các tín hiệu từ các đầu vào qua các khâu xử lý đến các đầu ra

Nếu có lỗi, cải in quay lại để sửa lại các file đã nhập cho đúng, *®Pwzwr.@

Hình 29: Giản đồ tín hiệu chạy mô phỏng

Khi mô phóng cho kết quả mạch diện đã thực hiện đúng chức năng, ta tiến

Trang 36

2.3.4 Nạp trình cho thiết bị

Giả sử ta thực hiện nạp cho bảng rạch DIL2 Bảng mạch này cho phép thực hiện nạp chương trình theo hai chế độ: 'TÁG hoặc AS

Sứ dụng chế độ JTAG: Chọn menu 7ooly ~> Pragranuner Chọn Mode ITAG, 'RAM Object File)

file thiết kế la light.sof (5 Peed Bo Mace Seg, “USB RE kh net M4 beea dee tan ere Tình 3L Kích Sar: để thực hiện nạp chương trình cho thiết bị Khi quá trình nạp kết thúc, đèn led trên bảng mạch sẽ sáng

Sử dụng chế độ AS (Active Serial Mode): Chon menu Zools -> Programmer Chon Mode Active Scrial Programmer, file thiết kế là light.pof (Programmer Object File) xì cổ Wewres Siap 058 Hote BIE, ow 7% dome BF crn ie Hinh 32

Bật chuyển mạch RUN/GROG trên bảng mạch DE2 vé vi ii PROG Kich Start để thực hiện nạp chương trình cho thiết bị, Khi quá trình nạp kết thúc, đèn led trên bảng mạch sẽ sáng,

Trang 37

TIE DỰ AN (PROJEC1) THIẾT KE BO LOC FLR

1 Giới thiệu chung 1.1 Mục đích project Sử dụng phần mềm Quartus IL, bing phuong phdp thiét ké dang sơ đỗ xây dựng, một bộ lọc FIR c6 hảm truyền: yen) = 3.x(n) — 2.xfn-l) - Lx(n-3) 1 2x3) trên chíp khả trình “ÉP20K100QC208-!" (thuộc ho thiét bi APEX20K) cha hãng Altera Sơ đỗ bộ lọc; 1.2 Cấu trúc project 1.2.1, Project file

File nay có tên 1A “fir_filter.quartus” Đây là file lưu các thông tin khái quát của

projec, nó được tạo ra tự động bởi phần mềm Quartus II khi người dùng tạo ra

thông tin khi

yroject mới (ở đây projeeL mới được tạo có lên là fir_filter)

người dùng đặt các cấu hình biên địch, mô phòng và cấu hinh phần mềm sẽ được tự động cập nhật vào đây

Để vào làm việc với project đã có, cần thực hiện mé project file

Trang 38

1.2.2 Device desiga files (các file thiết kế)

Bao gém các file thiết kế do người dùng nhập vào: - “ñr filterbá là Rlc thiết kế dạng sơ đỏ Hoặc các file thiết kế do phần mém Quartus Il tao ra: -_ “ipm_ add_sub0.1d?? ~ “lpm_add_subQ_insttdf” - “pm fdf? = “lpm _f[_inst tdi" - “lpm TH xát" -_ *lpm I1 instddf? -_ “lpm_mul0.tdf” - "lpm mulQ insttdf° ~ “lbm multltdf" - “ipm multl insttdf” -_ "pm mult2tdf? ~_ “lpm mult2_inst.ldf” + “Ipm_mult3.1df* - “lạm mul3 insttdf” Các file thiết kế do người dùng nhập vào có thể mở được sà sửa lại theo yêu cầu mới

Khi người dùng thay đổi yêu cầu, các file thiết kế do phẫn mễm Quartus IJ ta

ra sẽ tự động được cập nhật nội dung mới

1.2.3, Wave form files (các file giản đồ tín hiện)

Trong project này, file giản đỗ lin hiệu có tên là “fr_filter.vwf" Nó được nhập vào bởi người dùng Có thể mở được và thay đổi nội dung của nó nhằm phục vụ các yêu cầu mô phông khác nhau

1.2.4, Programming files (cde file nap trinh)

Đây là các file chứa dữ liệu phục vụ việc nạp trình cho (thiết bị, nó được tạo ra

bởi phần mềm sau qué trinb biên dịch Khi người dùng chỉnh sửa nội dung của

Trang 39

các file thiết kế và biên dịch tủ nội dung của các file nạp trình sở được cập nhật

tới,

- “fir fiterpof’, đây là một file nhị phân (binary file) được tạo bởi module Assembler của trình biên dịch Nó chứa đữ liệu nạp trình cho

các ho thiét bi MAX 3000, MAX 7000 (ding PROM dé lưu chương, trình)

- “fir_fillersof’, đây cũng là một file nhị phân (binary ñle) được tạo

bởi module Assembler của trình biên dịch File này chúa dữ liệu cấu

hình cho tắt cả các ho thiét bi Altera dimg SRAM dễ lưu chương trình 1.2.5, Cac file bao cdo

Đây là các file text do trinh phan mém Quartus LL tao ra:

- “fir_filter.csfrpt” là [ile chứa nội dung bảo cáo kết quả, tổng kết quá trình biên dịch - "lïr filter.ssErpt” là Ile chứa nội dung báo cáo kết quả, tổng kết quá trình mô phỏng, 1.3, Hướng dẫn sử dụng projcet 1.3.1 Mé project

‘Toan bé project durge lm trong thr myc “fir_filter”, Dé mé project có thế thực hiện 1 trong các cách sau day:

Cách 1: Dùng trình duyệt “Explorer” hoặc “My Computer° của hệ điều hành Microsoft Windows, mở dến thư mục chứa project “lir Ølter” Chọn file “fir_filter.quartus", dùng chuột nhấn đúp vào fle này hoặc án phím Enter để mở project:

Trang 40

Xe le as ole Tasks Congeaten stony fn? 192 evar đieHE00 00m tre sila zt wa

Chitin Rea gro $A

orn 3P 12120

thawte BB are aie sone

ered aurie 20iBĐrkHMEM

1 Dera rt OF Fie “ays j20e7 4.04PM SRS SARI Ske ` chọc Hết 4 Sinus moje sfeanr 3PMCND Hai 84 Li a TH ne ropa BBĐ ngư SP Tế ANH huấn gà B072 38H07 sear Thai AS 0m a ari am Shjz00 t0i8 88 0m07 04A Am ‘zr i199 fisor tse quest re for oxnaee ere hep soa ar men tr tíNz0 lồn 8t hựesgr lõm ie 200 mat Đ taytebe 0m57 đc eAfid, Toàn, Sephenbr 20, 20, 9120 04 ‘se: a byte outa Hock yb 1/2007 An ears ‘Look jo: [3 fi_titer db OP Fie Fiter, quartus Fiepsee FEesoltps [XoeetRia(rqualul

Chon file “fir_filter.quartus", nhấn “Open”,

Cách 3: Chạy phần mềm Quartus II, vào menu “File” chọn “Open” rong mục

“ile of type” chgn “Project files”:

Định dạng
Số trang	137
Dung lượng	14,28 MB