(Luận văn) nghiên cứu thiết kế modul đóng khung e1 bằng fpga

HỌC VIỆN CƠNG NGHỆ BƯU CHÍNH VIỄN THƠNG - lu an n va to p ie gh tn NGUYỄN TIẾN LẬP oa nl w NGHIÊN CỨU THIẾT KẾ MODUL ĐÓNG KHUNG E1 d BẰNG FPGA u nf va an lu ll LUẬN VĂN THẠC SĨ KỸ THUẬT m oi (Theo định hướng ứng dụng) z at nh z m co l gm @ an Lu HÀ NỘI - 2019 n va ac th si HỌC VIỆN CÔNG NGHỆ BƯU CHÍNH VIỄN THƠNG - lu an NGUYỄN TIẾN LẬP n va to gh tn NGHIÊN CỨU THIẾT KẾ MODUL ĐÓNG KHUNG E1 p ie BẰNG FPGA oa nl w CHUYÊN NGÀNH: KỸ THUẬT VIỄN THÔNG d MÃ SỐ: 8.52.02.08 an lu u nf va LUẬN VĂN THẠC SĨ KỸ THUẬT ll (Theo định hướng ứng dụng) oi m z at nh NGƯỜI HƯỚNG DẪN KHOA HỌC: TS NGUYỄN NGỌC MINH z m co l gm @ an Lu HÀ NỘI - 2019 n va ac th si i LỜI CAM ĐOAN Tơi cam đoan cơng trình nghiên cứu riêng Các số liệu kết trình bày luận văn trung thực chưa công bố tác giả hay cơng trình khác lu Hà Nội, tháng 11 năm 2019 an n va Tác giả luận văn p ie gh tn to d oa nl w Nguyễn Tiến Lập ll u nf va an lu oi m z at nh z m co l gm @ an Lu n va ac th si ii LỜI CẢM ƠN Tôi xin bày tỏ biết ơn sâu sắc tới TS Nguyễn Ngọc Minh, người thầy định hướng hướng dẫn thực thành công đề tài nghiên cứu Tôi xin chân thành cảm ơn Ban giám đốc, Khoa Đào tạo sau đại học - Học viên Cơng nghệ Bưu Viễn thơng lãnh đạo, huy đồng chí Trung tâm Kỹ thuật thông tin công nghệ cao – Binh chủng Thông tin liên lạc, nơi công tác, tạo điều kiện thuận lợi cho suốt q trình thực luận văn Tơi xin chân thành cảm ơn thầy giáo ngồi trường trang bị lu an cho kiến thức q trình hồn thành học phần cao học n va Tôi xin cám ơn người thân, bạn bè thường xuyên quan tâm, tn to giúp đỡ, chia sẻ kinh nghiệm, cung cấp tài liệu hữu ích thời gian học tập, Cuối cùng, xin chân thành gửi lời cảm ơn tới gia đình kiên trì chia sẻ p ie gh nghiên cứu suốt trình thực luận văn tốt nghiệp d oa nl w động viên tơi suốt q trình thực nội dung luận văn lu va an Hà Nội, tháng 11 năm 2019 ll u nf Tác giả luận văn oi m z at nh z Nguyễn Tiến Lập m co l gm @ an Lu n va ac th si iii MỤC LỤC LỜI CAM ĐOAN i LỜI CẢM ƠN ii MỤC LỤC iii THUẬT NGỮ VIẾT TẮT v DANH MỤC CÁC BẢNG vii DANH MỤC HÌNH VẼ viii MỞ ĐẦU CHƯƠNG – CÁC VẤN ĐỀ KỸ THUẬT lu an 1.1 – Tổng quan đóng gói luồng E1 n va 1.1.1 – Nguyên lý ghép kênh theo thời gian gh tn to 1.1.2 – Ghép kênh đồng ghép kênh cận đồng 1.1.3 – Cấu trúc khung E1 theo tiêu chuẩn ITU-T p ie 1.2 – Công nghệ FPGA 1.2.1 – Sơ lược công nghệ FPGA oa nl w 1.2.2 – Giải pháp tổ chức phần mềm đảm bảo Xilinx 12 1.2.3 – Các bước thực thiết kế FPGA 15 d an lu 1.3 – Ngơn ngữ lập trình VHDL 20 va 1.3.1 – Các cấu trúc ngôn ngữ lập trình VHDL 21 ll u nf 1.3.2 – Các đối tượng liệu 22 oi m 1.3.3 – Các kiểu liệu 23 z at nh 1.3.4 – Các toán tử 24 1.3.5 – Các kiểu toán hạng 24 z 1.3.6 – Các phát biểu 24 @ gm 1.3.7 – Các phát biểu đồng thời 25 l 1.3.8 – Các đóng gói 25 m co 1.3.9 – Mơ hình cấu trúc 26 1.4 – Tổng kết chương 26 an Lu n va ac th si iv CHƯƠNG – THIẾT KẾ MODUL ĐÓNG KHUNG E1 BẰNG FPGA TRÊN BẢNG MẠCH THỰC TẾ 27 2.1 – IC spartan xc3s500E 27 2.1.1 – Họ IC Spartan-3E 27 2.1.2 – Tính 27 2.1.3 – Kiến trúc tổng quan 29 2.2 – Thiết kế phần cứng, phần mềm 30 2.2.1 – Thiết kế phần cứng 30 2.2.2 – Thiết kế phần mềm 39 lu 2.3 – Mô .44 an n va 2.4 – Tổng kết chương 47 3.1 – Tổng hợp thiết kế chạy thử 48 3.1.1 – Tổng hợp thiết kế 48 ie gh tn to CHƯƠNG – THỰC THI VÀ KẾT QUẢ 48 p 3.1.2 – Thực thiết kế 48 nl w 3.1.3 – Tạo bitstream nạp vào FPGA 49 d oa 3.1.4 – Tạo file nạp cho ROM FPGA 49 an lu 3.1.5 – Nạp file cấu hình cho FPGA ROM 52 va 3.2 – Kết 53 u nf 3.3 – Nhận xét đánh giá kết 56 ll 3.4 – Tổng kết chương 56 m oi KẾT LUẬN 58 z at nh PHỤ LỤC 59 TÀI LIỆU THAM KHẢO 60 z m co l gm @ an Lu n va ac th si v THUẬT NGỮ VIẾT TẮT ASIC Mạch tích hợp chuyên dụng Aplication Specific Integrated Circuit CAS Channel Associated Signalling Báo hiệu kênh kết hợp CPLD Complex Programmable Logic Thiết bị logic khả trình phức tạp Device lu an Central Processor Unit Bộ xử lý trung tâm DCM Digital Clock Manager Quản lý xung nhịp kỹ thuật số DSP Digital Signal Processor Bộ xử lý tín hiệu số EDIF Electronic Data Interchange Format Định dạng trao đổi thiết kế điện tử EMI ElectroMagnetic Interference Nhiễu điện từ trường FDM Frequency Division Multiplexing Ghép kênh phân chia theo tần số Field Programmable Gate Array Mảng cổng lập trình dạng n va CPU tn to trường p ie gh FPGA Mạch tích hợp IC w Viện kỹ sư điện điện tử Institute of Electrical and oa nl IEEE Integrated Circuit d Electronics Engineers lu Integrated Synthesis Environment MAC Multiplication And Accumulation PAL Programmable Array Logic PCM Pulse Code Modulation PDH Plesiosynchronous Digital Môi trường tổng hợp tích hợp an ISE u nf va Bộ nhân cộng ll Logic mảng khả trình oi m Điều chế mã xung z at nh Hierarchy Phân cấp tốc độ số cận đồng z Mảng logic khả trình Programmable Logic Array RAM Random Access Memory ROM Read-Only Memory Bộ nhớ đọc SDH Synchronous Digital Hierarchy Phân cấp tốc độ số đồng SPLD Simple Programmable Logic Device Thiết bị logic khả trình đơn giản @ PLA m co l gm Bộ nhớ truy xuất ngẫu nhiên an Lu n va ac th si vi SRAM Static Random Access Memory Bộ nhớ truy xuất ngẫu nhiên tĩnh TDM Ghép kênh phân chia theo thời Time Division Multiplexing gian TS Time Slot Khe thời gian VHDL Very High Speed Integrated Circuit Ngôn ngữ mô tả phần cứng mạch Hardware Description Language tích hợp tốc độ cao Cơng nghệ trở kháng điều XCITE Xilinx Controlled Impedance khiển Xilinx Technology lu an n va p ie gh tn to d oa nl w ll u nf va an lu oi m z at nh z m co l gm @ an Lu n va ac th si vii DANH MỤC CÁC BẢNG Bảng 2.1: Họ sản phẩm FPGA Spartan-3E Xilinx .27 lu an n va p ie gh tn to d oa nl w ll u nf va an lu oi m z at nh z m co l gm @ an Lu n va ac th si viii DANH MỤC HÌNH VẼ Hình 1.1: Ngun lý ghép kênh theo thời gian Hình 1.2: Cấu trúc khung E1 theo tiêu chuẩn ITU-T Hình 1.3: Kiến trúc tổng quan FPGA .11 Hình 1.4: Quy trình thiết kế FPGA 16 Hình 1.5: Tổng hợp logic thiết kế .17 Hình 1.6: Ánh xạ sơ đồ netlist lên FPGA 18 Hình 1.7: Đặt khối lên FPGA 19 Hình 1.8: Định tuyến lên FPGA 19 lu an n va Hình 2.1: Kiến trúc tổng quan IC xc3s500E 29 tn to Hình 2.2: Sơ đồ kết nối tổng quát card mạch 31 gh Hình 2.3: Sơ đồ nguyên lý khối cấp nguồn .32 p ie Hình 2.4: Sơ đồ nguyên lý khối điều khiển 33 Hình 2.5: Sơ đồ nguyên lý khối E1LIU 33 oa nl w Hình 2.6: Sơ đồ nguyên lý khối giao diện luồng 34 Hình 2.7: Sơ đồ nguyên lý khối tạo tín hiệu định thời giao tiếp với CPU .35 d an lu Hình 2.8: Sơ đồ nguyên lý khối FPGA .36 va Hình 2.9: Sơ đồ mạch in lớp TOP .37 ll u nf Hình 2.10: Sơ đồ mạch in lớp BOTTOM 37 oi m Hình 2.11: Sơ đồ bố trí linh kiện .38 z at nh Hình 2.12: Mạch thực tế 38 Hình 2.13: Sơ đồ khối thiết kế phần mềm 40 z Hình 2.14: Mơ tả vào khối top .41 @ gm Hình 2.15: Mơ tả khối E1_framer .42 l Hình 2.16: Mơ tả khối E1_deframer 42 m co Hình 2.17: Mô tả khối lưu trữ thông tin báo hiệu CAS truyền .43 Hình 2.18: Mơ tả khối lưu trữ thông tin báo hiệu CAS nhận 43 an Lu Hình 2.19: Sơ đồ nguyên lý thiết kế 44 n va ac th si 47 Ta nhận thấy chuỗi liệu nhận (ngoại trừ timeslot timeslot 16) trùng khớp với chuỗi liệu mà ta đưa vào Như hệ thống truyền nhận liệu xác Thơng tin báo hiệu nhận chuỗi thơng tin báo hiệu ta gửi đi, 21 đến 35, tương ứng với timeslot 16 khung F1 đến khung F15 Khung F0 nhận thông tin đồng đa khung Như hệ thống đóng khung giải đóng khung mà ta thiết kế thực chức thơng qua việc truyền chuỗi liệu thu chuỗi liệu lu 2.4 – Tổng kết chương an n va Chương tiến hành xem xét cụ thể IC mà ta dùng cho thiết kế xc3s500E, để đánh giá độ phù hợp mức đáp ứng cho thiết kế gh tn to FPGA thuộc họ Spartan 3E, xem xét cấu trúc tài nguyên nó, làm sở p ie Chương tiến hành bước thiết kế phần cứng từ sơ đồ nguyên lý đến bố trí linh kiện layout board mạch thực thi, đặt gia công nhà máy, tiến hành nl w hàn dán linh kiện lên board mạch, kiểm tra đường cấp nguồn, đất tín hiệu d oa board mạch an lu Đồng thời tiến hành bước thiết kế phần mềm lên sơ đồ khối chức ll u nf va năng, sơ đồ khối chi tiết, xây dựng thuật toán, tiến hành viết code, thực mô oi m z at nh z m co l gm @ an Lu n va ac th si 48 CHƯƠNG – THỰC THI VÀ KẾT QUẢ 3.1 – Tổng hợp thiết kế chạy thử 3.1.1 – Tổng hợp thiết kế lu an n va p ie gh tn to w Hình 3.1: Tổng hợp thiết kế công cụ ISE d oa nl 3.1.2 – Thực thiết kế ll u nf va an lu oi m z at nh z m co l gm @ an Lu Hình 3.2: Thực thiết kế công cụ ISE n va ac th si 49 3.1.3 – Tạo bitstream nạp vào FPGA lu an n va tn to gh Hình 3.3: Tạo file bitstream nạp vào FPGA p ie 3.1.4 – Tạo file nạp cho ROM FPGA d oa nl w Mở công cụ impact: ll u nf va an lu oi m z at nh z an Lu Đặt tên chọn định dạng file: m co l gm @ Hình 3.4: Mở cơng cụ impact n va ac th si 50 lu an n va tn to Hình 3.5: Đặt tên chọn định dạng file p ie gh Tiếp theo chọn chế độ nạp: d oa nl w ll u nf va an lu oi m z at nh z @ Chọn loại ROM tương ứng với FPGA chọn m co l gm Hình 3.6: Chọn chế độ nạp an Lu n va ac th si 51 lu an n va tn to Hình 3.7: Chọn loại ROM tương ứng với FPGA chọn p ie gh Chọn file bitstream thiết kế vừa tạo: d oa nl w ll u nf va an lu oi m z at nh z @ m co l Tạo file mcs để nạp vào ROM: gm Hình 3.8: Chọn file bitstream an Lu n va ac th si 52 lu an n va tn to Hình 3.9: Tạo file mcs từ file bitstream có p ie gh 3.1.5 – Nạp file cấu hình cho FPGA ROM d oa nl w ll u nf va an lu oi m z at nh z m co l gm @ chuẩn JTAG an Lu Hình 3.10: Sử dụng nạp DLC10 Xilinx để nạp cho FPGA ROM theo n va ac th si 53 lu an n va gh tn to Hình 3.11: Tiến trình nạp file cấu hình cho FPGA ROM ie p 3.2 – Kết nl w Sử dụng máy đo luồng VeEX UX400 để đánh giá luồng E1 phát oa modul đóng khung E1 mà ta thiết kế Thiết lập hệ thống đo gồm có card d backlpane thực nối tín hiệu card, card nguồn để cấp nguồn cho lu va an toàn hệ thống, card CPU điều khiển toàn hoạt động hệ thống, card ll u nf trung kế E1 mà lõi modul đóng khung E1 oi m z at nh z m co l gm @ an Lu n va ac th si 54 lu an n va p ie gh tn to Hình 3.12: Thiết lập hệ thống đo kiểm d oa nl w ll u nf va an lu oi m z at nh Hình 3.13: Kết nối hệ thống với máy đo luồng VeEX UX400 z m co l gm @ an Lu n va ac th si 55 lu an n va gh tn to p ie Hình 3.14: Kết đo máy đo luồng VeEX UX400 d oa nl w ll u nf va an lu oi m z at nh z m co l gm @ an Lu Hình 3.15: Các báo cảnh máy đo n va ac th si 56 Kết nối luồng E1 hệ thống mà ta xây dựng với luồng E1 máy đo (TX hệ thống vào RX máy đo ngược lại) Từ máy đo phát luồng E1 nhận lại báo cảnh đồng card luồng E1 thông qua hiển thị đèn LED (nháy 1s) Đồng thời từ hệ thống phát luồng E1 thu báo cảnh đồng máy đo Hình 3.14 3.15 thể điều Luồng E1 mà máy đo nhận từ hệ thống hiển thị đồng bộ, khơng có lỗi (No errors - OK) Các báo cảnh LOS (Loss Of Signal), AIS (Alarm Indication Signal), LOF (Loss Of Frame), RDI (Remote Defect Indication), Cod (Violation on coding sequence), FAS (Frame Alignment Signal) lu hiển thị màu xanh, tức khơng có báo cảnh (nếu có báo cảnh hiển thị màu an n va vàng) Trong trình nghiên cứu, luận văn áp dụng lý thuyết xử lý tín gh tn to 3.3 – Nhận xét đánh giá kết p ie hiệu số, ghép kênh số Luận văn tham khảo nhiều tài liệu khác nhau, khuyến nghị, tiêu chuẩn tổ chức uy tín hàng đầu giới, từ xây dựng khối nl w cách mềm dẻo, tối ưu cho đáp ứng toán đặt ban đầu d oa Kết mơ cho thấy mặt lý thuyết modul đóng khung E1 hoạt an lu động xác theo yêu cầu đề thực giả lập đưa chuỗi liệu va vào modul thực phát kênh truyền sau thu lại thực giải đóng u nf khung nhận chuỗi liệu trùng khớp chuỗi ban đầu ll Kết thực tế nhận qua việc thực đo kiểm đánh giá thiết bị m oi đạt chuẩn quốc tế, kết nối luồng E1 mà modul tạo với luồng E1 máy cho thấy z at nh hệ thống đồng hồn tồn, khơng có thị báo cảnh Điều cho phép kết luận z modul mà luận văn xây dựng đáp ứng tiêu, yêu cầu đề gm @ 3.4 – Tổng kết chương l Chương tiến hành tổng hợp thiết kế (mã nguồn VHDL) công cụ ISE, m co tạo file nạp cho FPGA (file bit) file nạp cho ROM FPGA (file mcs) Tiến hành nạp file cấu hình tạo cho FPGA ROM công cụ an Lu Impact Xilinx n va ac th si 57 Triển khai hệ thống đo kiểm cấu hình tương đương tổng đài modul đóng khung E1 mà luận văn thiết kế đóng vai trị trung kế E1, ngồi có thêm card backplane, card nguồn card CPU Kết nối luồng đầu trung kế E1 với máy đo luồng VeEX UX400 Cấu hình cho máy đo luồng chế độ đo E1/PDH, PCM30 Kết đo kiểm thu thể luồng đồng card E1 máy đo luồng Máy đo thể lỗi, khơng có báo cảnh Có thể kết luận modul đóng khung E1 làm việc tốt lu an n va p ie gh tn to d oa nl w ll u nf va an lu oi m z at nh z m co l gm @ an Lu n va ac th si 58 KẾT LUẬN Như sau thời gian nghiên cứu với nỗ lực thân hướng dẫn tận tình TS Nguyễn Ngọc Minh, đề tài “Nghiên cứu thiết kế modul đóng khung E1 FPGA” học viên hoàn thành với số kết sau: - Nắm kiến thức công nghệ FPGA, hiểu tư tưởng luồng thiết kế công nghệ FPGA, khả xử lý liệu công nghệ FPGA - Hiểu lập trình ngơn ngữ mô tả phần cứng VHDL, sử dụng ngôn ngữ VHDL để thiết kế lõi xử lý tín hiệu số, cụ thể modul đóng lu an khung E1 hệ thống truyền dẫn số n va - Làm chủ sử dụng thành thạo công cụ thiết kế mạch in Altium, công cụ tn to thiết kế FPGA phần mềm ISE, phần mềm mô modelSim gh - Nghiên cứu thiết kế thành công modul đóng khung E1 ứng dụng vào p ie bảng mạch thực tế thiết bị truyền dẫn quân Những hạn chế hướng phát triển đề tài: oa nl w - Do thời gian thực đề tài có hạn, chịu chi phối nhiều nhiệm vụ khác nên chưa tối ưu thiết kế Bản thân modul đóng khung E1 chưa tận dụng d an lu hết nguồn tài nguyên lớn IC chọn va - Trong thời gian tới học viên tiếp tục hồn thiện đề tài mình, nâng ll u nf cấp lên khung lớn E2, E3 hay chí đóng gói SDH STM-1, oi m STM-4 Sử dụng công nghệ FPGA có lực lớn sử dụng công z at nh cụ cao cấp Vivado thay ISE dần lỗi thời Học viên mong nhận góp ý nhà khoa học, đồng z nghiệp bạn bè để hoàn thiện đề tài @ m co l gm Hà Nội, tháng 11 năm 2019 an Lu Nguyễn Tiến Lập n va ac th si 59 PHỤ LỤC Sơ đồ kết nối khối thiết kế phần mềm modul đóng khung E1 lu an n va p ie gh tn to d oa nl w ll u nf va an lu oi m z at nh z m co l gm @ an Lu n va ac th si 60 TÀI LIỆU THAM KHẢO [1] J Axelson (2015), Serial port complete com ports usb virtual com ports and ports for embedded systems complete guides series, 5th ed., Lakeview Research, Madison, United States, 524 pages [2] Bezerra, Eduardo, Lettnin, Djones Vinicius (2016), Synthesizable VHDL Design for FPGAs, Springer, 165 pages [3] Pong P Chu (2006), RTL Hardware Design Using VHDL: Coding for Efficiency, Portability, and Scalability, Wiley, New York, United States, 694 pages lu an [4] Pong P Chu (2011), Embedded SoPC Design with Nios II Processor and n va VHDL Examples, Wiley, New Jersey, United States, 703 pages Pong P Chu (2017), FPGA prototyping by VHDL examples, 2nd ed., Wiley, tn to [5] gh New York, United States, 468 pages Pong P Chu (2017), FPGA prototyping by VHDL examples: Xilinx p ie [6] Grevelink, Evelyn (2017), How to Program Your First FPGA Device, Intel, oa nl [7] w MicroBlaze MCS SoC, 2nd ed., Wiley, Hoboken, United States, 632 pages pp 1-20 d International Telecommunication Union (1998), ITU-T Recommendation an lu [8] u nf va G.704: Synchronous frame structures used ad 1544, 6312, 2048, 8448 and 44736 kbit/s hierarchical levels, 37 pages ll Ricardo Jasinski (2016), Effective Coding with VHDL: Principles and Best oi m [9] z at nh Practice, MIT Press Ltd, Mass., United States, 624 pages [10] Volnei A Pedroni (2010), Circuit Design and Simulation with VHDL, MIT z Press Ltd, Mass., United States, 632 pages @ gm [11] Charles L Phillips, John Parr, Eve Riskin (2013), Signals, Systems & l Transforms, Pearson Education, United States, 816 pages 120 pages m co [12] Blaine Readler (2014), VHDL by Example, Full ARC Press, United States, an Lu n va ac th si 61 [13] Andrew Rushton (2011), VHDL for Logic Synthesis, Wiley, New York, United States, 484 pages [14] John Tibbs (2015), Pocket Guide to the World of E1, Wavetek Wandel Goltermann, Devon, UK, 51 pages [15] Cem Unsanlan, Bora Tar (2017), Digital System Design with FPGA: Implementation Using Verilog and VHDL, McGraw-Hill Education, OH, United States, 400 pages [16] Roger Woods, John McAllister, Gaye Lightbody, Ying Yi (2017), FPGAbased Implementation of Signal Processing Systems, Wiley, Hoboken, lu an United States, 356 pages n va [17] Jordan Christma (2018), Learn VHDL and FPGA Development, Available: to https://software.intel.com/en-us/articles/how-to-program-your-first-fpga- p ie gh tn device d oa nl w ll u nf va an lu oi m z at nh z m co l gm @ an Lu n va ac th si