(Luận văn) nghiên cứu thiết kế modul đóng khung e1 bằng fpga

HỌC VIỆN CƠNG NGHỆ BƯU CHÍNH VIỄN THƠNG - NGUYỄN TIẾN LẬP NGHIÊN CỨU THIẾT KẾ MODUL ĐÓNG KHUNG E1 BẰNG FPGA LUẬN VĂN THẠC SĨ KỸ THUẬT (Theo định hướng ứng dụng) HÀ NỘI - 2019 HỌC VIỆN CÔNG NGHỆ BƯU CHÍNH VIỄN THƠNG - NGUYỄN TIẾN LẬP NGHIÊN CỨU THIẾT KẾ MODUL ĐÓNG KHUNG E1 BẰNG FPGA CHUYÊN NGÀNH: KỸ THUẬT VIỄN THÔNG MÃ SỐ: 8.52.02.08 LUẬN VĂN THẠC SĨ KỸ THUẬT (Theo định hướng ứng dụng) NGƯỜI HƯỚNG DẪN KHOA HỌC: TS NGUYỄN NGỌC MINH HÀ NỘI - 2019 i LỜI CAM ĐOAN Tôi cam đoan công trình nghiên cứu riêng tơi Các số liệu kết trình bày luận văn trung thực chưa công bố tác giả hay cơng trình khác Hà Nội, tháng 11 năm 2019 Tác giả luận văn Nguyễn Tiến Lập ii LỜI CẢM ƠN Tôi xin bày tỏ biết ơn sâu sắc tới TS Nguyễn Ngọc Minh, người thầy định hướng hướng dẫn thực thành công đề tài nghiên cứu Tôi xin chân thành cảm ơn Ban giám đốc, Khoa Đào tạo sau đại học - Học viên Cơng nghệ Bưu Viễn thông lãnh đạo, huy đồng chí Trung tâm Kỹ thuật thơng tin cơng nghệ cao – Binh chủng Thông tin liên lạc, nơi công tác, tạo điều kiện thuận lợi cho tơi suốt q trình thực luận văn Tôi xin chân thành cảm ơn thầy cô giáo ngồi trường trang bị cho tơi kiến thức q trình hồn thành học phần cao học Tôi xin cám ơn người thân, bạn bè thường xuyên quan tâm, giúp đỡ, chia sẻ kinh nghiệm, cung cấp tài liệu hữu ích thời gian học tập, nghiên cứu suốt trình thực luận văn tốt nghiệp Cuối cùng, xin chân thành gửi lời cảm ơn tới gia đình kiên trì chia sẻ động viên tơi suốt q trình thực nội dung luận văn Hà Nội, tháng 11 năm 2019 Tác giả luận văn Nguyễn Tiến Lập iii MỤC LỤC LỜI CAM ĐOAN i LỜI CẢM ƠN ii MỤC LỤC iii THUẬT NGỮ VIẾT TẮT v DANH MỤC CÁC BẢNG vii DANH MỤC HÌNH VẼ viii MỞ ĐẦU CHƯƠNG – CÁC VẤN ĐỀ KỸ THUẬT 1.1 – Tổng quan đóng gói luồng E1 1.1.1 – Nguyên lý ghép kênh theo thời gian 1.1.2 – Ghép kênh đồng ghép kênh cận đồng 1.1.3 – Cấu trúc khung E1 theo tiêu chuẩn ITU-T 1.2 – Công nghệ FPGA 1.2.1 – Sơ lược công nghệ FPGA 1.2.2 – Giải pháp tổ chức phần mềm đảm bảo Xilinx 12 1.2.3 – Các bước thực thiết kế FPGA 15 1.3 – Ngôn ngữ lập trình VHDL 20 1.3.1 – Các cấu trúc ngơn ngữ lập trình VHDL 21 1.3.2 – Các đối tượng liệu 22 1.3.3 – Các kiểu liệu 23 1.3.4 – Các toán tử 24 1.3.5 – Các kiểu toán hạng 24 1.3.6 – Các phát biểu 24 1.3.7 – Các phát biểu đồng thời 25 1.3.8 – Các đóng gói 25 1.3.9 – Mơ hình cấu trúc 26 1.4 – Tổng kết chương 26 iv CHƯƠNG – THIẾT KẾ MODUL ĐÓNG KHUNG E1 BẰNG FPGA TRÊN BẢNG MẠCH THỰC TẾ 27 2.1 – IC spartan xc3s500E 27 2.1.1 – Họ IC Spartan-3E 27 2.1.2 – Tính 27 2.1.3 – Kiến trúc tổng quan 29 2.2 – Thiết kế phần cứng, phần mềm 30 2.2.1 – Thiết kế phần cứng 30 2.2.2 – Thiết kế phần mềm 39 2.3 – Mô 44 2.4 – Tổng kết chương 47 CHƯƠNG – THỰC THI VÀ KẾT QUẢ 48 3.1 – Tổng hợp thiết kế chạy thử 48 3.1.1 – Tổng hợp thiết kế 48 3.1.2 – Thực thiết kế 48 3.1.3 – Tạo bitstream nạp vào FPGA 49 3.1.4 – Tạo file nạp cho ROM FPGA 49 3.1.5 – Nạp file cấu hình cho FPGA ROM 52 3.2 – Kết 53 3.3 – Nhận xét đánh giá kết 56 3.4 – Tổng kết chương 56 KẾT LUẬN 58 PHỤ LỤC 59 TÀI LIỆU THAM KHẢO 60 v THUẬT NGỮ VIẾT TẮT ASIC Aplication Specific Integrated Mạch tích hợp chuyên dụng Circuit CAS Channel Associated Signalling Báo hiệu kênh kết hợp CPLD Complex Programmable Logic Thiết bị logic khả trình phức tạp Device CPU Central Processor Unit Bộ xử lý trung tâm DCM Digital Clock Manager Quản lý xung nhịp kỹ thuật số DSP Digital Signal Processor Bộ xử lý tín hiệu số EDIF Electronic Data Interchange Format Định dạng trao đổi thiết kế điện tử EMI ElectroMagnetic Interference Nhiễu điện từ trường FDM Frequency Division Multiplexing Ghép kênh phân chia theo tần số FPGA Field Programmable Gate Array Mảng cổng lập trình dạng trường IC Integrated Circuit Mạch tích hợp IEEE Institute of Electrical and Viện kỹ sư điện điện tử Electronics Engineers ISE Integrated Synthesis Environment Mơi trường tổng hợp tích hợp MAC Multiplication And Accumulation Bộ nhân cộng PAL Programmable Array Logic Logic mảng khả trình PCM Pulse Code Modulation Điều chế mã xung PDH Plesiosynchronous Digital Phân cấp tốc độ số cận đồng Hierarchy PLA Programmable Logic Array Mảng logic khả trình RAM Random Access Memory Bộ nhớ truy xuất ngẫu nhiên ROM Read-Only Memory Bộ nhớ đọc SDH Synchronous Digital Hierarchy Phân cấp tốc độ số đồng SPLD Simple Programmable Logic Device Thiết bị logic khả trình đơn giản vi SRAM Static Random Access Memory Bộ nhớ truy xuất ngẫu nhiên tĩnh TDM Time Division Multiplexing Ghép kênh phân chia theo thời gian TS Time Slot Khe thời gian VHDL Very High Speed Integrated Circuit Ngôn ngữ mô tả phần cứng mạch Hardware Description Language tích hợp tốc độ cao Xilinx Controlled Impedance Công nghệ trở kháng điều Technology khiển Xilinx XCITE vii DANH MỤC CÁC BẢNG Bảng 2.1: Họ sản phẩm FPGA Spartan-3E Xilinx 27 viii DANH MỤC HÌNH VẼ Hình 1.1: Nguyên lý ghép kênh theo thời gian Hình 1.2: Cấu trúc khung E1 theo tiêu chuẩn ITU-T Hình 1.3: Kiến trúc tổng quan FPGA 11 Hình 1.4: Quy trình thiết kế FPGA 16 Hình 1.5: Tổng hợp logic thiết kế 17 Hình 1.6: Ánh xạ sơ đồ netlist lên FPGA 18 Hình 1.7: Đặt khối lên FPGA 19 Hình 1.8: Định tuyến lên FPGA 19 Hình 2.1: Kiến trúc tổng quan IC xc3s500E 29 Hình 2.2: Sơ đồ kết nối tổng quát card mạch 31 Hình 2.3: Sơ đồ nguyên lý khối cấp nguồn 32 Hình 2.4: Sơ đồ nguyên lý khối điều khiển 33 Hình 2.5: Sơ đồ nguyên lý khối E1LIU 33 Hình 2.6: Sơ đồ nguyên lý khối giao diện luồng 34 Hình 2.7: Sơ đồ nguyên lý khối tạo tín hiệu định thời giao tiếp với CPU 35 Hình 2.8: Sơ đồ nguyên lý khối FPGA 36 Hình 2.9: Sơ đồ mạch in lớp TOP 37 Hình 2.10: Sơ đồ mạch in lớp BOTTOM 37 Hình 2.11: Sơ đồ bố trí linh kiện 38 Hình 2.12: Mạch thực tế 38 Hình 2.13: Sơ đồ khối thiết kế phần mềm 40 Hình 2.14: Mô tả vào khối top 41 Hình 2.15: Mơ tả khối E1_framer 42 Hình 2.16: Mơ tả khối E1_deframer 42 Hình 2.17: Mô tả khối lưu trữ thông tin báo hiệu CAS truyền 43 Hình 2.18: Mơ tả khối lưu trữ thông tin báo hiệu CAS nhận 43 Hình 2.19: Sơ đồ nguyên lý thiết kế 44