Laboratory manual digital systems experiment lab 4

lOMoARcPSD|17838488 Ho Chi Minh City University of Technology FACULTY OF COMPUTER SCIENCE & ENGINEERING Laboratory Manual Digital Systems Experiment Lab Group 2: Phùng Vĩnh Khang Nguyễn Đức Huy Phạm Đức Minh Võ Hoàng Phúc MSSV: 2153431 MSSV: 2152088 MSSV: 2152770 MSSV: 2112060 Hồ Chí Minh, 7/2022 lOMoARcPSD|17838488 Digital Systems – Lab Thiết kế mô mạch Full Adder từ mạch Half Adder 1.1 Thiết kế Logisim: Sơ đồ mạch thiết kế Half Adder: Sơ đồ mạch thiết kế Full Adder: Bảng thật (Truth Table) mạch thiết kế: lOMoARcPSD|17838488 Digital Systems – Lab Input A Input B C_in Sum C_out 0 0 0 1 0 1 1 0 1 0 1 1 1 1 1 1 lOMoARcPSD|17838488 Digital Systems – Lab 1.2 Mô Logisim: Ảnh mạch Logisim: Link Video demo mạch hoạt động Logisim: https://drive.google.com/file/d/1RZdmtskwoHa2v0okZma7wDjU93gJh1bY/view?usp=sharing lOMoARcPSD|17838488 Digital Systems – Lab Thiết kế, mô phỏng, lắp mạch 4-bit Ripple Carry Adder IC7483: 2.1 Thiết kế Sơ đồ mạch thiết kế 4-bit Ripple Carry Adder (Schematic Design) dựa mạch Full Adder thiết kế câu 1: Điền bảng thật với giá trị sau (Với A0, B0, S0 LSB):  A = = , B = = , với Cin =  A = = , B = = , với Cin =  A = = , B = = , với Cin =  A = = , B = = , với Cin =  A = = , B = = , với Cin =  A = = , B = = , với Cin = A3 A2 A1 A0 B3 B2 B1 B0 Cin S3 S2 S1 S0 1 0 1 1 Cou t lOMoARcPSD|17838488 Digital Systems – Lab 1 0 1 1 0 1 1 1 0 0 0 0 1 0 1 1 1 0 0 1 0 1 0 0 1 2.2 Mơ Hình thiết kế mạch lắp IC 7483 Logisim: Downloaded by hây hay (vuchinhhp3@gmail.com) lOMoARcPSD|17838488 Digital Systems – Lab Link video demo hoạt động IC7483 Logisim: https://drive.google.com/file/d/1olqKuYsqGVOpFBdLHq4bOf8Ucs9Bzn-H/view? usp=sharing 2.3 Lắp mạch Hình mạch lắp IC 7483 DS Kit: Downloaded by hây hay (vuchinhhp3@gmail.com) lOMoARcPSD|17838488 Digital Systems – Lab Link video demo mạch lắp IC 7483 DS Kit: https://drive.google.com/file/d/1EaRXRymxTR1rMuEntFjF4H9A5y2sGFSq/view? usp=sharing Thiết kế, mô phỏng, lắp mạch MOD-10 Asynchronous Up Counter sử dụng JK FlipFlop: 3.1 Thiết kế Thiết kế mạch yêu cầu:  Step 1: Xác định mạch: Asynchronous/Synchronous Counter | UP/DOWN Counter  Step 2: Xác định FlipFlop: J-K FlipFlop / D FlipFlop / T FlipFlop Positive / Negative Edge Trigger  Step 3: Xác định số FlipFlop cần thực: o Gọi n số FlipFlop cần thực hiện, ta có – số trạng thái xảy mà FF đếm o Như số trạng thái yêu cầu  – o Số State xảy mạch yêu cầu: 10 o Vậy mạch thiết kế cần có FF để hoạt động  Step 4: Xác định State cần thể hiện: Bảng trạng thái: CLK Q(D) (MSB) Q(C) Q(B) Q(A) (LSB)  0 0  0  0 Downloaded by hây hay (vuchinhhp3@gmail.com) lOMoARcPSD|17838488 Digital Systems – Lab  0 1  0  1  1  1  0  0  Step 5: Các thay đổi trạng thái: 00002 (initial)  00012  00102  00112  01002  01012 0110  0111  10002 (initial)  10012  00002 (initial)  Step 6: Kết nối đầu Q với giá trị khởi tạo (CLEAR) – Vẽ mạch thiết kế: Chèn hình vẽ mạch Sơ đồ mạch thiết kế MOD-10 Asynchronous Up Counter: Downloaded by hây hay (vuchinhhp3@gmail.com) lOMoARcPSD|17838488 Digital Systems – Lab 3.2 Lắp mạch Hình chụp mạch lắp Video demo mạch hoạt động: https://drive.google.com/file/d/1EVWnkBz-HSq0bWiIuwEqzNu-IuI1ItXH/view? usp=sharing 10 Downloaded by hây hay (vuchinhhp3@gmail.com) lOMoARcPSD|17838488 Digital Systems – Lab 3.3 Mô Logisim Hình chụp mạch Logisim: Video demo mạch hoạt động Logisim: https://drive.google.com/file/d/1JQQfeT4GYEvWAguRNtVu_D7yTphG5xrw/view? usp=sharing 11 Downloaded by hây hay (vuchinhhp3@gmail.com) lOMoARcPSD|17838488 Digital Systems – Lab 4 Trả lời câu hỏi: 4.1 What is the difference between asynchronous and synchronous counter? Synchronous counter is the one in which all the flip flops are clocked simultaneously with the similar clock input On the contrary, an asynchronous counter is a device in which all the flip flops that constitute that counter are clocked with different input signals at different instants of time Asynchronous Counters offer more signal propagation delay than synchronous counter as each unit of asynchronous counter operates after getting the clock input from the previous one Thus, the delay in propagation is high The design and implementation of the system are more complex in the case of the synchronous counter than asynchronous counter as the operation of each flip flop must be synchronized 4.2 What is the procedure to design a synchronous counter? Step 1: Find the number of flip flops Step 2: Choose the type of flip flop (D flip-flop or J-K flip-flop) Step 3: Draw state diagram for the counter Step 4: Obtain excitation table for the counter Step 5: Derive the flip flop input functions using K-map Step 6: Draw the logic diagram of the counter 12 Downloaded by hây hay (vuchinhhp3@gmail.com) lOMoARcPSD|17838488 Digital Systems – Lab 13 Downloaded by hây hay (vuchinhhp3@gmail.com)