Công nghệ SDH đã được ứng dụng mạnh mẽ trên mạng viễn thông thế giới và hiện nay hầu hết cơ sở hạ tầng truyền dẫn đều được dựa trên cơ sở SDHSONET. Để giúp cho việc triển khai công nghệ SDH ngày càng hiệu quả, các tổ chức tiêu chuẩn quốc tế như ITU và ETSI đã từng bước cập nhật các tiêu chuẩn về SDH, và đặc biệt từ năm 1988 đến nay đã có 7 phiên bản cho khuyến nghị ITU G.707 “Network node interface for the synchronous digital hierarchy”. Các hãng cung cấp thiết bị SDHNGSDH cũng đều công bố tuân thủ theo tiêu chuẩn G.707. Hơn nữa, các nhà quản lý trên thế giới cũng lựa chọn và áp dụng các tiêu chuẩn này như ESTI, EU, IDA singapore, ….cho việc áp dụng và kết nối giữa các hệ thống và dịch vụ. Ở Việt Nam, các nhà khai thác lớn như VNPT, Viettel đã triển khai rộng khắp công nghệ SDH, cung cấp các giao diện kết nối với khách hàng và với nhau theo các chuẩn viễn thông quốc tế. Hiện nay, Bộ Thông tin truyền thông đã ban hành và đang xây dựng một số tiêu chuẩn về SDHNGSDH như: qui chuẩn về giao diện vật lý về quang và điện SDH (theo G.957 và G.703) qui định về mức của tín hiệu là chủ yếu, qui chuẩn chất lượng kênh thuê riêng, qui chuẩn về lỗi bit của các đường truyền dẫn số; và dự thảo tiêu chuẩn Việt Nam về các giao thức NGSDH. Ở Việt Nam hiện đã có tiêu chuẩn ngành về “Tiêu chuẩn hệ thống SDH, nhưng do tiêu chuẩn ngành biên soạn từ lâu, bố cục chưa hợp lý, và nội dung chưa được cập nhật, một số phần trùng với nội dung một số tiêu chuẩn khác nên nghiên cứu rà soát đề nghị huỷ bỏ và đề nghị xây dựng mới tiêu chuẩn khác thay thế. Để đảm bảo các thiết bị và SDHNGSDH của nhà khai thác kết nối được với nhau và tiến tới sự thống nhất, đồng bộ trong quản lý chất lượng dịch vụ và mạng, cần có tiêu chuẩn về giao diện STMN trong các hệ thống SDH NGSDH bao gồm: + Tiêu chuẩn qui định về cấu trúc khung và logic của tín hiệu tại giao diện, bao gồm các yêu cầu: (dựa theo G.707) cấu trúc khung STMN, cấu trúc ghép kênh và sắp xếp tín hiệu nhánh vào VCn, con trỏ và các byte mào đầu, liên kết các contenơ ảo VCn. + Tiêu chuẩn qui định về định thời của tín hiệu tại giao diện, bao gồm jitter và wander (dựa theo G.823 cho giao diện PDH và G.825 cho giao diện SDH) Mục tiêu của đề tài này là nghiên cứu và xây dựng tiêu chuẩn cho giao diện mạng STMN về cấu trúc khung và logic của tín hiệu tại giao diện, làm sở cứ cho việc đánh giá, đảm bảo kết nối giữa các thiết bị và giữa các mạng SDHNGSDH cũng như giữa thiết bị khách hàng với nhà cung cấp dịch vụ kênh thuê riêng SDH. Với phạm vi của đề tài theo nội dung đã đăng ký thì chỉ dừng ở giao diện tốc độ STMN (N=1, 4, 16, 64), tuy nhiên để phục vụ cho sự phát triển mạng lưới trong tương lai nên nhóm đề tài đã đưa thêm nội dung với tốc độ STM256.
Thí Nghiệm Thiết Kế Vi Mạch Số TÀI LIỆU THỰC HÀNH CƠ BẢN Nguyễn Minh Hiếu, Mr ĐẠI HỌC BÁCH KHOA TP HỒ CHÍ MINH | KHOA ĐIỆN – ĐIỆN TỬ, PHỊNG TN 203 – B3 Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu THÍ NGHIỆM GIỚI THIỆU CHUNG THIẾT KẾ IC SỐ 1.1 TỔNG QUAN THIẾT KẾ VI MẠCH SỐ Trong giới vi mạch ngày phức tạp nay, khách hàng người thiết kế mong muốn thời gian đến thị trường ngày rút ngắn Do đó, việc yêu cầu đặt tối ưu q trình thiết kế sản xuất PDK (process design kit) giúp người thiết kế tối ưu hiệu IC mang thiết kế đến nhà sản xuất PDK bao gồm thông số cell, thông tin kỹ thuật rule từ nhà sản xuất Các thông số linh kiện cell luận lý phát triển từ nhà sản xuất để giảm thiểu sai sót đảm bảo hoạt động xác mạch Để đơn giản hơn, q trình thiết kế IC bao gồm standard cell số thành phần khác kết hợp tạo nên quy trình thiết kế tổng quát Người thiết kế sử dụng symbol từ PDK để vẽ schematic, symbol bao gồm ngõ vào, ngõ ra, nguồn cung cấp thông số tùy chỉnh Sau hoàn thành sơ đồ nguyên lý (schematic) tiến hành mô số phần mềm Hspice, Spectre,…Ngồi PDK cung cấp layout cell, rule file để kiểm tra DRC, LVS chiết suất ký sinh để hoàn tất file gds để đưa đến nhà máy sản xuất Cấu trúc thư mục chứa file nội dung file thư viện PDK trình bày đây: 1Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch Số Thư mục icons File slib sdb models lib db plib plib pdb tech tf itf tlup tluplus Nguyễn Minh Hiếu Nội dung file Thư viện chứa Symbol Khi tạo thiết kế Design Compiler thực “mapping” cell file netlist với cell thư viện Symbol Thư viện chứa Symbol biên soạn từ file slib Synopsys database format Là thư viện bao gồm thông tin characteristics hàm functions cổng Characeristics bao gồm: tên cổng, tên chân, diện tích (area), delay arcs, cơng suất Ngồi ra, chứa ràng buộc cho thiết kế, điều kiện hoạt động wire load models,… Là thư viện chứa thông số hiệu cổng, biên soạn từ file lib nhờ sử dụng phần mềm DC Synopsys Thư viện vật lý bao gồm thông tin process thông tin layout vật lý cổng Thư viện biên soạn từ file plib tạo nhờ sử dụng phần mềm DC hãng Synopsys Bao gồm thông tin kỹ thuật cụ thể tên, đặc tính vật lý, đặc tính điện cho lớp Metal niêm luật cho thiết kế Mô tả độ dày thuộc tính vật lý lớp dẫn điện cách điện Được sinh từ file itf , tập models dùng việc trích xuất ký sinh phần mềm Synopsys Place & Route 1.2 QUY TRÌNH XÂY DỰNG MỘT CỔNG LOGIC Bước 1: Thiết kế thư viện cấp độ nguyên lý (Schematic & Simulation) Ở bước 1, luận văn thực tạo thư viện dựa kết thu từ mô PreLayout Các kết lý tưởng không xác với thực tế sản xuất, mục đích bước kiểm tra xem với số liệu lý tưởng thực thư viện hoạt động hay không? Bước quan trọng, thành cơng bước thực tiếp bước thứ Ngược lại, khơng thành cơng ta phải tìm hướng giải khác để hoàn thành mục tiêu đề tài Cụ thể bước thực sau: Thiết kế sơ đồ nguyên lý cho cổng thư viện tạo ký hiệu cho cổng Thực Characterization sử dụng Ocean script mô Pre-Layout để đo thông số cần thiết để tạo thư viện Tiếp theo, tạo file LIB chứa thông số vừa đo bước File LIB thiết kế theo chuẩn phần mềm Synopsys Đối với phần mềm Cadence file có tên file TLF Nhiệm vụ luận văn tạo thư viện cho Synopsys nên ta tạo file LIB 2Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu Chuyển file LIB thành file DB sử dụng phần mềm DC hãng Synopsys File DB file quan trọng thư viện, chứa thơng số hiệu cổng logic tạo nên từ CMOS cơng nghệ định Kiểm tra thư viện xem có hoạt động không cách thực bước Synthesis Ở bước này, ta viết đoạn code RTL Synthesis xuống mức cổng Nếu bước kiểm tra thành công, ta chuyển sang bước để tạo thư viện cho luận văn Hình 2-1 mơ tả bước thực bước 1: Vẽ Schematic Symbol cho cổng Characterization sử dụng Ocean script (thu cell rise delay, cell fall delay, ) Đưa kết vào file lib format Chuyển file lib thành file db Kiểm tra xem có khơng? Hình 1-1 Lưu đồ bước tạo thư viện từ kết mô Pre-Layout Bước 2: Thiết kế thư viện cấp độ vật lý (Layout & Simulation) Ở bước này, ta thực tạo thư viện Front-end cho luận văn Đầu tiên, thực thiết kế layout cho tất cổng thư viện sau có sơ đồ nguyên lý bước Kiểm tra DRC LVS cho thiết kế layout, mong muốn đạt bước khơng có lỗi cảnh báo thiết kế Nếu không đạt kết bước sau khơng thể thực tiếp lỗi phần mềm thiết kế Tiếp theo, ta thực chạy PEX để trích xuất ký sinh RC trình layout gây Sau bước thu cell view có tên calibre thư mục cổng kiểm tra, sử dụng cell view để thực mô Post-Layout Tương tự bước 1, thực Characterization sử dụng Ocean script thực dựa mô Post-Layout Sau thu thông số cần cho thư viện, tiến tới tạo file LIB file DB Tiến hành kiểm tra hoạt động bước Synthesis Khi làm xong đầy đủ cổng thư viện, luận văn thực tổng hợp vi mạch số mạch cộng mạch nhân 32 bit dấu chấm động để kiểm tra hoạt động thư viện thiết kế thực tế hoàn chỉnh Cuối cùng, thực phần Back-end bao gồm STA, Place & Route tạo file LEF, ta thu thư viện hồn chỉnh Quy trình thực trình bày hình 1-2 đây: 3Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu Thực Layout cho cổng Kiểm tra DRC LVS Trích xuất ký sinh Mơ Post-Layout Characterization sử dụng Ocean script Đưa kết vào file lib format Chuyển file lib thành file db Kiểm tra xem có khơng? Phần Backend Kiểm tra Hồn thành thư viện Hình 1-2 Lưu đồ bước tạo thư viện từ kết mơ Post-Layout 4Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu 1.3 HƯỚNG DẪN SỬ DỤNG CƠ BẢN HỆ ĐIỀU HÀNH LINUX Trong mục này, bước sử dụng Hệ Điều Hành (HĐH) Linux giới thiệu Vì công cụ thiết kế Cadence EDA hỗ trợ cài đặt Linux nên việc sử dụng Hệ Điều Hành trình thiết kế điều quan trọng Việc sử dụng Linux tương tự việc sử dụng chế độ cmd DOS Các lệnh Linux đáng “shell” “xterm” Bảng tổng hợp số lệnh cần thiết trình sử dụng HĐH Linux mà người thiết kế cần phải thành thạo nhằm mục tiêu tối ưu hóa thời gian truy xuất trích xuất liệu trình thực hành Thí Nghiệm Thiết Kế Vi Mạch Tương Tự Tất lệnh HĐH Linux đánh cửa sổ đầu cuối thường gọi “shell” “terminal” – tương tự cửa sổ cmd HĐH WINDOW Lệnh ls [-l/-a] cd XXXX cd cp XXXX YYYY mv XXXX YYYY rm XXXX mkdir XXXX lp –dXXXX YYYY gedit XXXX &* virtuoso & top quota –v who|grep my_name gunzip XXXX tar –xf XXXX Chú giải Trình diễn liệu thư mục hành “-l” trình diễn với đặc tính kèm “-a” trình diễn liệu ẩn (tên có dấu “.” đầu) Thay đổi vị trí thư mục đến thư mục XXXX Di chuyển vị trí thư mục quay lại thư mục trước Sao chép liệu từ XXXX đến YYYY Di chuyển liệu từ XXXX đến YYYY Xóa liệu khỏi XXXX Tạo thư mục tên XXXX In liệu textfile postscript file YYYY đến file tên XXXX, XXXX “ipszac” “hpszac” Mở trình hiệu chỉnh textfile với tên file XXXX Mở phần mềm Cadence Virtuoso Kiểm tra phần cứng: nhân xử lý nhớ Kiểm tra dung lượng ổ đĩa Hiển thị terminal vị trí kết nối Chuyển file nén XXXX *.tar.gz thành *.tar để trích xuất liệu nén Xuất liệu chứa file nén XXXX.tar thư mục hành &: Ký hiệu Linux thực thi lệnh hành trở lại trạng thái hoạt động bình thường terminal * 1.4 CẤU HÌNH MƠI TRƯỜNG THÍ NGHIỆM Phần mềm chun dụng sử dụng tài liệu Cadence EDA hay gọi Cadence Virtuoso 6.1.6 – 64bit với giấy phép hoạt động lấy thông qua dự án 5Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu HEAP với 10 user cấp phép sử dụng phần mềm cho mục đích đào tạo nhân lực ngành thiết kế vi mạch Đầu tiên trước khởi động phần mềm, cần phải cài đặt vùng làm việc học viên Để kết nối với máy chủ CentOS 6.6, thực giao thức ssh Đối với máy cài HĐH Window xem thêm phần phụ lục Các bước cài đặt phần mềm sau: Mở máy ảo thông qua phần mềm VMware Worstation Đánh Password để đăng nhập vào tài khoản sử dụng Trong cửa sổ Terminal hành, thực đánh lệnh sau để hiển thị thư mục \home Thực copy thí nghiệm vào máy ảo Xuất thí nghiệm lệnh: Tar –zxvf DICD_Course_Lab.tar.gz Di chuyển trỏ vào thư mục cài đặt thí nghiệm cd DICD_Course_Lab Trong thư mục chứa PDK thí nghiệm không làm PDK mà phải copy trực tiếp file cds từ PDK qua thư mục nơi mà bạn thực hành thí nghiệm mkdir DICD_Lab_ cd DICD_Lab_ cp cds.lib gpdk090_v4.6 AICD_Lab[Tên] cp cdsinit gpdk090_v4.6 AICD_Lab Chỉnh sửa đường dẫn thư viện thiết kế cd DICD_Lab_ vi cds.lib Thay đổi đường toàn đường dẫn thành sau: DEFINE analogLib $CDSHOME/tools/dfII/etc/cdslib/artist/analogLib DEFINE US_8ths $CDSHOME/tools/dfII/etc/cdslib/sheet/US_8ths DEFINE basic $CDSHOME/tools/dfII/etc/cdslib/basic DEFINE gpdk90 /home/Digital_[số]/AICD_Course_Lab/gpdk90_v4.6/libs.oa22/gpdk090 6Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu Trong thư mục DICD_Lab_ bạn, thực truy xuất vào Bộ phần mềm Cadence EDA thông qua lênh sau: virtuoso & 1.5 HƯỚNG DẪN SỬ DỤNG TOOLS CADENCE Để hiểu rõ cách sử dụng phần mềm Cadence Virtuoso quy trình thiết kế vi mạch, ví dụ thiết kế cổng luận lý INVERTER thực phần Trong toàn quy trình giải thích tường minh bước sử dụng phần mềm công cụ phổ biến ứng dụng thiết kế vi mạch tương tự, công cụ mô phỏng, vẽ mạch ngôn ngữ sử dụng để mơ hình hóa cổng luận lý INVERTER 1.5.1 XÂY DỰNG MƠ HÌNH LÝ TƯỞNG Khởi Động Phần Mềm Cadence Virtuoso Thực truy cập phần mềm Cadence Virtuoso theo cấu trúc sau, Terminal nhập: $ virtuoso & Cửa sổ CIW sau: Trình CIW hoạt động tương tự tập tin *.log dùng để hiển thị tất hoạt động trình thực thiết kế vi mạch sử dụng Cadence EDA Người thiết kế dùng cửa sổ CIW để truy nhập phần mềm, công cụ tích hợp phần mềm Cadence cách đánh lệnh SKILL cửa sổ CIW Thực chọn 7Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu Tools > Library Manager Cửa sổ Library Manager hình Vì thêm thư viện tập tin cds.lib vào lúc cài đặt môi trường thiết kế nên cửa sổ library manager tồn thư viện tham chiếu thiết kế tên gpk090 – Đây PDK tham khảo thiết kế trình bày phần hướng dẫn Có thể nhận thấy gpdk090 chứa tập tin định nghĩa hình dạng vật lý (layout – Pcell) linh kiện dùng thiết kế vi mạch tương tự đặc chế hoàn toàn Thư viện chứa đầy đủ linh kiện phục vụ cho thiết kế với ứng dụng khác từ tần số thấp đến cao tần, từ điện áp thấp đến điện áp cao, công suất thấp đến công suất cao Library Các thư viện thiết kế, kể PDK tham chiếu hiển thị vùng Category Đối với thiết kế lớn, việc phân chia theo lớp theo ứng dụng, chức thiết kế cần thiết, thêm category để dễ dàng tìm kiếm khối thiết kế Cell Các khối thiết kế hiển thị vùng nhằm thông báo cho người thiết kế biết vị trí khối thiết kế 8Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu View Các khối thiết kế vốn thư mục chứa liệu thiết kế Các tập tin liệu hiển thị View Ví dụ Sơ Đồ Nguyên Lý (Schematic), Ký Hiệu (Symbol) Message Tập tin *.Log kiểm soát hoạt động Library Manager nhằm thông báo cho người thiết kế biết vị trí tập tin để kiểm tra lỗi thiết kế Thực tạo thư viện dành cho thiết kế mang tên AICD_Tutorial Trong cửa sổ Library Manager thực thi: File > New > Library Cửa sổ tạo thư viện xuất Nhập Tên Thực nhập tên thư viện vào chọn OK Để thực thiết kế thư viện ta cần phải tham chiếu đến PDK thiết kế chứa linh kiện bán dẫn mà cụ thể gpdk090 Thực chọn: Attach to an existing techonology library > gpdk090 > OK US_8ths Thư viện chứa mẫu thiết kế cho định dạng thành trang với 9Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu Hình 1-2 Ký hiệu cổng NOT 1.2 THỰC HIỆN MÔ PHỎNG ĐÁP ỨNG DC Sử dụng ADEL để thực mô đáp ứng DC cổng NOT, thực hiên cấp tín hiệu input dạng xung RAMP tầm điện áp thay đổi từ đến 1.8V khảo sát đáp ứng ngõ Thông số Giá trị 1.8 V fF V – 1.8V Vin Thực đo điện áp ngõ giá trị Vin sau: Vin 0.1 0.3 0.5 0.7 0.9 1.1 1.3 1.5 1.8 Vout Thực vẽ lại dạng song Vout 53Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu Có nhận xét dạng song từ giải thích hoạt động mạch? 1.3 THỰC HIÊN MƠ PHỎNG ĐÁP ỨNG TRANSIENT Sử dụng ADE L thực mô theo thời gian (mô transient) để kiểm tra hoạt động theo bảng thật cổng NOT, kết thu dạng sóng hình bên dưới, với thiết lập cho mạch testbench bảng 3-2 Tương tự cho trường hợp kiểm tra hoạt động cho cổng khác có nhiều chân ngõ vào ta việc thêm nguồn xung vào với thông số thiết lập giống trường hợp khác giá trị chu kỳ độ rộng xung Thông số Voltage Voltage Rise time Fall time Delay Pulse width Period Giá trị 1.8 V fF 0V 1.8 V 0.01 ns 0.01 ns ns ns ns Mạch testbench kết dạng sóng trình bày hình (hình 3-3, 3-4) Mạch kiểm tra hoạt động cổng NOT 54Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu Thực đo giá trị sau đáp ứng ngõ ra: Thông số Kết Trise – Rising Time (20% - 80%) Tfall – Falling Time (80% - 20%) Trise – Rising Time (10% - 90%) Tfall – Falling Time (90% - 10%) Trise_propagation delay (90% - 50%) Tfall_propagation delay (10% - 50%) Tpropagation delay (50% - 50%) Dynamic Power Switching Power 1.4 THỰC HIÊN VẼ LAYOUT CHO CỔNG NOT - Hoàn thành stick diagram - Hoàn thành layout cổng NOT 55Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu THÍ NGHIỆM THIẾT KẾ VÀ ĐO ĐẠC CỔNG NAND2NOR2 2.1 THIẾT KẾ SƠ ĐỒ NGUYÊN LÝ CỔNG NAND2 Bảng 2-1 Bảng thật cổng NAND2 A X B X Y Bảng 2-2 Bảng giá trị kích thước NMOS PMOS Sơ đồ nguyên lý & Ký hiệu cổng Hình 2-3 Sơ đồ nguyên lý cổng NAND2 56Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu Hình 2-4 Ký hiệu cổng NAND2 2.2 MÔ PHỎNG ĐÁP DC CỔNG NAND2 Sử dụng ADEL để thực mô đáp ứng DC cổng NAND2, thực hiên cấp tín hiệu input dạng xung RAMP tầm điện áp thay đổi từ đến 1.8V khảo sát đáp ứng ngõ Thông số Giá trị 1.8 V fF V – 1.8V – 1.8V Vin1 Vin2 Thực đo điện áp ngõ giá trị Vin sau: Vin1 0.1 0.3 0.5 0.7 0.9 1.1 1.3 1.5 1.8 Vin2 0.1 0.3 0.5 0.7 0.9 1.1 1.3 1.5 1.8 Vout Thực vẽ lại dạng song Vout Có nhận xét dạng song từ giải thích hoạt động mạch? 57Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu 2.3 MÔ PHỎNG ĐÁP ỨNG TRANSIENT CỔNG NAND2 Sử dụng ADE L để kiểm tra hoạt động cổng NAND2 với thiết lập cho mạch testbench sau: Vdd= 1.8 V, , Vpulse cho ngõ vào A (voltage = V, voltage = 1.8 V, delay = ns, rise time = fall time = 10 ps, pulse width = ns, period = ns), Vpulse cho ngõ vào B (voltage = V, voltage = 1.8 V, delay = ns, rise time = fall time = 10 ps, pulse width = 2.5 ns, period = ns) thời gian mơ transient ns Mạch Testbench: Hình 2-5 Mạch kiểm tra hoạt động cổng NAND2 2.4 THIẾT KẾ LAYOUT CỔNG NAND2 - Hoàn thành stick diagram - Hoàn thành layout cổng NOT 2.5 THỰC HIỆN TƯƠNG TỰ CÁC BƯỚC TRÊN CHO CỔNG NOR2 58Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu THÍ NGHIỆM THỰC HIỆN CỔNG FLIPFLOP VÀ CHARACTERIZATION 3.1 THIẾT KẾ SƠ ĐỒ NGUYÊN LÝ DFF Bảng 3-1 Bảng thật cổng DFFNEG CLK 0, 1, 0, 1, D X X Q X X Qnext Bảng 3-22 Bảng giá trị kích thước NMOS PMOS Sơ đồ nguyên lý & Ký hiệu cổng 59Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu Hình 3-3 Sơ đồ nguyên lý cổng DFFNEG Hình 3-4 Ký hiệu cổng DFFNEG 3.2 KIỂM TRA ĐÁP ỨNG TRANSIENT Sử dụng ADE L để kiểm tra hoạt động cổng DFFNEG với thiết lập cho mạch testbench sau: Vdd= 1.8 V, , Vpulse cho ngõ vào D (voltage = V, voltage = 1.8 V, delay = ns, rise time = fall time = 10 ps, pulse width = ns, period = ns), Vpulse cho ngõ vào CLK (voltage = V, voltage = 1.8 V, delay = ns, rise time = fall time = 10 ps, pulse width = ns, period = ns) thời gian mô transient 20 ns Mạch testbench kết dạng sóng thu hình đây: Hình 3-5 Mạch kiểm tra hoạt động cổng DFFNEG 60Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu 3.3 THỰC HIỆN CHARACTERIZATION Trong phần này, ta thực characterization cho tất cổng thực layout phần Các đại lượng cần thực bước characterization là: cell rise delay, cell fall delay, rise transistion, fall transistion, rise power, fall power, leakage power input capacitance Để thực characterization luận văn sử dụng OCEAN script công cụ Calculator phần mềm Cadence Tất cổng thư viện dùng chung giá trị tụ điện fF, fF, fF, fF, fF, fF, 9.5 fF giá trị thời gian lên (rise time), thời gian xuống (fall time) nguồn xung ngõ vào cổng 0.01 ns, 0.02 ns, 0.04 ns, 0.06 ns, 0.08 ns, 0.09 ns, 0.095ns Khi sử dụng OCEAN script để đo cell rise delay, cell fall delay, rise transistion, fall transistion, rise power, fall power cổng OCEAN script chạy 7x7 lần cho bảng 7x7 giá trị với format file LIB mong muốn tạo Đặc biệt, trường hợp đo rise power fall power cho chân ngõ vào, giá trị phụ thuộc vào rise time, fall time nguồn xung nên sử dụng giá trị rise time, fall time mà khơng sử dụng giá trị tụ Vì ta thu kết công suất trường hợp cho bảng 1x7 giá trị Sử dụng công cụ Calculator để đo Input capacitance Leakage power, lý không sử dụng script để đo bỡi giá trị cần tìm script thường dùng để đo dãy giá trị thời gian trễ, công suất dynamic,… Tất mô cho việc đo mô Post-Layout, mô Pre-Layout Phần trình bày chi tiết đại lượng cần đo nói trên, hàm phần mềm để sử dụng tính tốn 3.2.1 Cell rise delay Cell fall delay Cell rise delay: khoảng thời gian tính từ 70% giá trị điện áp VDD cạnh lên ngõ 70% giá trị điện áp VDD cạnh xuống ngõ vào cổng mà xét thuộc loại “negative_unate” Đối với trường hợp cổng xét “positive_unate” giá trị cell rise delay định nghĩa khoảng thời gian tính từ 70% giá trị VDD cạnh lên ngõ 30% giá trị VDD cạnh lên ngõ vào Hình 3-105 3-106 minh họa khái niệm thời gian Hình 3-6 Cell rise delay xét trường hợp negative_unate cổng 61Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu Hình 3-7 Cell rise delay xét trường hợp positive_unate cổng Cell fall delay: khoảng thời gian tính từ 30% giá trị điện áp VDD cạnh xuống ngõ 30% giá trị điện áp VDD cạnh lên ngõ vào xét cổng thuộc loại “negative_unate” Trường hợp cổng thuộc loại “positive_unate” giá trị thời gian khoảng thời gian tính từ 30% giá trị điện áp VDD cạnh xuống ngõ 70% giá trị điện áp VDD cạnh xuống ngõ vào Hình 3-107 3108 minh họa khái niệm thời gian Hình 3-8 Cell fall delay xét trường hợp negative_unate cổng Hình 3-9 Cell fall delay xét trường hợp positive_unate cổng 62Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu 3.2.2 Rise transistion Fall transistion Rise transistion: hay gọi thời gian lên, phần characterization xét thời gian lên ngõ cổng Tại cạnh lên ngõ ra, giá trị thời gian khoảng thời gian 90% giá trị điện áp VDD 10% giá trị điện áp VDD Hình 3-10 Rise transistion Fall transistion: hay gọi thời gian xuống, tương tự thời gian lên, giá trị khoảng thời gian 90% giá trị VDD 10% giá trị VDD Tuy nhiên giá trị tính cạnh xuống ngõ Hình 3-11 Fall transistion 3.2.3 Rise power Fall power Thực đo hai công suất chân ngõ vào cổng Khái niệm xét trường hợp công suất cổng, trường hợp ngõ vào thực tương tự Rise power: công xuất cổng tính khoảng thời gian ngõ rising tức chuyển từ mức thấp lên mức cao (0 V VDD) Fall power: công xuất cổng tính khoảng thời gian ngõ falling tức chuyển từ mức cao xuống mức thấp (VDD V) Sử dụng hàm tính tích phân “integ” cơng cụ Calculator vào OCEAN script để tính cơng suất Cơng thức tính tổng qt sau: 63Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu Trong đó: , khoảng thời gian ngõ rising falling phụ thuộc vào việc đo công suất 3.2.4 Leakage power Leakage power cơng suất dòng điện rò gây Ta thực tính cơng suất hai trường hợp mạch mạng pull-up mạng pull-down Lý thực hai trường hợp mong muốn tìm giá trị công suất trường hợp “worst case” đủ Chọn giá trị lớn làm giá trị cơng suất rò (Leakage power) cần tìm Để đo công suất công cụ Calculator ta sử dụng cơng thức sau: Trong đó: giả sử nguồn cung cấp VDD cho cổng, từ kết tích dòng điện áp hàm tính giá trị trung bình cung cấp cho cổng 3.2.5 Input capacitance Giá trị điện dung ngõ vào tính tốn dựa vào cơng thức: , cho nguồn xung vào chân ngõ vào cổng sinh dòng diện ngõ vào thời điểm điện áp ngõ vào thay đổi từ mức thấp lên mức cao ngược lại Sở dĩ có dòng điện nhờ vào q trình nạp xả tụ điện ngõ vào (Input capacitance) chân ngõ vào tương ứng Dựa vào công thức (1) suy ra: (2) Lấy tích phân vế phương trình (2) khoảng thời gian thời gian điện áp ngõ vào chuyển từ mức thấp lên mức cao Ta có: (3) Do đó: Từ sử dụng cơng thức sau cơng cụ Calculator để tính giá trị tụ chân ngõ vào sau: Trong đó: giả sử V1 nguồn xung chân ngõ vào rising falling thời gian nguồn xung ngõ vào 3.2.6 Thực thí nghiệm Thực characteristic cho mộ cổng thực NOT, NAND2, NOR2 DFF điền kết vào bảng sau: 64Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu Bảng 3-12 Leakage power cổng ………… Leakage power (pW) Bảng 3-13 Cell rise delay cổng ………… (ns) 9.5 9.5 9.5 0.01 0.02 0.04 0.06 0.08 0.09 0.095 Bảng 3-14 Cell fall delay cổng …………… (ns) 0.01 0.02 0.04 0.06 0.08 0.09 0.095 Bảng 3-15 Rise transistion cổng …………… (ns) 0.01 0.02 0.04 0.06 0.08 0.09 0.095 65Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu Bảng 3-16 Fall transistion cổng …………… (ns) 9.5 0.01 0.02 0.04 0.06 0.08 0.09 0.095 Bảng 3-17 Rise power cổng ……… (W) 9.5 9.5 0.01 0.02 0.04 0.06 0.08 0.09 0.095 Bảng 3-18 Fall power cổng …………… (W) 0.01 0.02 0.04 0.06 0.08 0.09 0.095 66Thí Nghiệm Thiết Kế Vi Mạch Số KẾT THÚC THÍ NGHIỆM - ... thí nghiệm mkdir DICD _Lab_ cd DICD _Lab_ cp cds.lib gpdk090_v4.6 AICD _Lab[ Tên] cp cdsinit gpdk090_v4.6 AICD _Lab< Tên> Chỉnh sửa đường dẫn thư viện thiết kế cd DICD _Lab_ vi cds.lib... less than vlogic_low = (%E). ", vlogic_high, vlogic_low ); $finish; end if (vtrans > vlogic_high || vtrans < vlogic_low) begin $display("Inconsistent $threshold specification w/logic family. ");... logic_in; // Biến cục mức luận lý ngõ vào // analog begin @ ( initial_step ) begin if (vlogic_high < vlogic_low) begin $display("Range specification error vlogic_high