Slide 1 HỌC VIỆN CÔNG NGHỆ BƯU CHÍNH VIỄN THÔNG BÀI GIẢNG MÔN KIẾN TRÚC MÁY TÍNH TIÊN TIẾN Giảng viên TS Hoàng Xuân Dậu Điện thoại/E mail dauhx@ptit edu vn Bộ môn Khoa học máy tính Khoa CNTT1 CHƯƠNG 2[.]
HỌC VIỆN CƠNG NGHỆ BƯU CHÍNH VIỄN THƠNG BÀI GIẢNG MƠN KIẾN TRÚC MÁY TÍNH TIÊN TIẾN CHƯƠNG – CPU PIPELINE Giảng viên: TS Hoàng Xuân Dậu Điện thoại/E-mail: dauhx@ptit.edu.vn Bộ mơn: Khoa học máy tính - Khoa CNTT1 BÀI GIẢNG MƠN KIẾN TRÚC MÁY TÍNH TIÊN TIẾN CHƯƠNG – CPU PIPELINE NỘI DUNG www.ptit.edu.vn Giới thiệu CPU pipeline Các vấn đề pipeline Giải vấn đề xung đột tài nguyên Giải vấn đề xung đột liệu Quản lý rẽ nhánh pipeline Giới thiệu pipeline số CPU Siêu pipeline GIẢNG VIÊN: TS HOÀNG XUÂN DẬU BỘ MƠN: KHOA HỌC MÁY TÍNH - KHOA CNTT1 Trang BÀI GIẢNG MƠN KIẾN TRÚC MÁY TÍNH TIÊN TIẾN CHƯƠNG – CPU PIPELINE 2.1 Giới thiệu CPU pipeline – Dây chuyền lắp ráp ơtơ • Mỗi dây chuyền lắp ráp chia thành nhiều cơng đoạn; • Nhiều ôtô lắp ráp dây chuyền; • Tại cơng đoạn, phần việc hồn thành; • Sau nhịp thời gian ơtơ hồn thiện cuối dây chuyền ôtô bắt đầu hình thành đầu dây chuyền www.ptit.edu.vn GIẢNG VIÊN: TS HỒNG XN DẬU BỘ MƠN: KHOA HỌC MÁY TÍNH - KHOA CNTT1 Trang BÀI GIẢNG MÔN KIẾN TRÚC MÁY TÍNH TIÊN TIẾN CHƯƠNG – CPU PIPELINE 2.1 Giới thiệu CPU pipeline – Ngun lý Khơng pipeline Có pipeline www.ptit.edu.vn GIẢNG VIÊN: TS HỒNG XN DẬU BỘ MƠN: KHOA HỌC MÁY TÍNH - KHOA CNTT1 Trang BÀI GIẢNG MƠN KIẾN TRÚC MÁY TÍNH TIÊN TIẾN CHƯƠNG – CPU PIPELINE 2.1 Giới thiệu CPU pipeline – Nguyên lý Việc thực lệnh chia nhỏ thành giai đoạn giai đoạn hệ thống load-store: Instruction Fetch - IF: Đọc lệnh từ nhớ (hoặc cache) Instruction Decode - ID: giải mã lệnh đọc toán hạng Execute - EX: thực lệnh; lệnh truy nhập nhớ: tính tốn địa nhớ Memory Access - MEM: Đọc/ghi nhớ; no-op không truy nhập nhớ Write Back - WB: Ghi kết vào ghi www.ptit.edu.vn GIẢNG VIÊN: TS HOÀNG XUÂN DẬU BỘ MƠN: KHOA HỌC MÁY TÍNH - KHOA CNTT1 Trang BÀI GIẢNG MƠN KIẾN TRÚC MÁY TÍNH TIÊN TIẾN CHƯƠNG – CPU PIPELINE 2.1 Giới thiệu CPU pipeline – Nguyên lý www.ptit.edu.vn GIẢNG VIÊN: TS HOÀNG XUÂN DẬU BỘ MƠN: KHOA HỌC MÁY TÍNH - KHOA CNTT1 Trang BÀI GIẢNG MƠN KIẾN TRÚC MÁY TÍNH TIÊN TIẾN CHƯƠNG – CPU PIPELINE 2.1 Giới thiệu CPU pipeline – Đặc điểm Là dạng xử lý song song mức lệnh (instruction level parallelism (ILP)); Một pipeline đầy đủ (fully pipelined) ln tiếp nhận lệnh chu kỳ đồng hồ; Ngược lại, pipeline khơng đầy đủ có số chu kỳ trễ tiến trình thực hiện; Số lượng giai đoạn (stages) pipeline phụ thuộc vào thiết kế vi xử lý: 2,3, giai đoạn (pipeline đơn giản) 14 giai đoạn (PII, PIII) 20-31 giai đoạn (P4) 12-15 giai đoạn (Core) www.ptit.edu.vn GIẢNG VIÊN: TS HỒNG XN DẬU BỘ MƠN: KHOA HỌC MÁY TÍNH - KHOA CNTT1 Trang BÀI GIẢNG MƠN KIẾN TRÚC MÁY TÍNH TIÊN TIẾN CHƯƠNG – CPU PIPELINE 2.1 Giới thiệu CPU pipeline – P6 (PIII, M) www.ptit.edu.vn GIẢNG VIÊN: TS HOÀNG XUÂN DẬU BỘ MƠN: KHOA HỌC MÁY TÍNH - KHOA CNTT1 Trang BÀI GIẢNG MƠN KIẾN TRÚC MÁY TÍNH TIÊN TIẾN CHƯƠNG – CPU PIPELINE 2.1 Giới thiệu CPU pipeline – Số lượng stages Thời gian thực giai đoạn Các stages nên có thời gian thực Các stages chậm cần tách nhỏ Các vấn đề liên quan đến tài nguyên Điều xảy hai giai đoạn đọc lệnh đọc toán hạng truy nhập nhớ? Điều xảy hai giai đoạn đọc lệnh thực lệnh (tính địa nhớ) truy nhập PC? Pipeline dài tốt? Về nguyên tắc: nhiều stages, hiệu cao Pipeline dài bị trống rỗng lý tốn nhiều thời gian để điền đầy www.ptit.edu.vn GIẢNG VIÊN: TS HOÀNG XUÂN DẬU BỘ MƠN: KHOA HỌC MÁY TÍNH - KHOA CNTT1 Trang BÀI GIẢNG MƠN KIẾN TRÚC MÁY TÍNH TIÊN TIẾN CHƯƠNG – CPU PIPELINE 2.2 Các vấn đề pipeline – Logic gate hazard Logic Gate Hazard Giá trị mong đợi (theo thiết kế) (false) Tuy nhiên, số thời điểm giá trị (true) Hazard (không theo thiết kế) www.ptit.edu.vn GIẢNG VIÊN: TS HỒNG XN DẬU BỘ MƠN: KHOA HỌC MÁY TÍNH - KHOA CNTT1 Trang 10