Microsoft Word De KT DT CK HKII 2012 2013 doc Trang 1 / 4 ĐỀ THI DỰ THÍNH CUỐI KỲ II (2012 2013) Môn thi KỸ THUẬT SỐ (402027) Thời gian 90 phút Ngày thi 30/05/2013 (Sinh viên không được sử dụng tài li[.]
Trường Đại học Bách Khoa TP.HCM−Khoa Điện-Điện Tử−Bộ môn Điện Tử Điểm ĐỀ THI DỰ THÍNH CUỐI KỲ II (2012-2013) Chữ ký giám thị Môn thi: KỸ THUẬT SỐ (402027) Thời gian: 90 phút Ngày thi: 30/05/2013 (Sinh viên không sử dụng tài liệu) HỌ TÊN: ……………………………………… MSSV: ………………… NHÓM: ……… Sinh viên làm thi đề - Đề thi có 04 trang Câu 1: (2.0 điểm) a Cho hàm biến F(A,B,C) thực dùng cổng logic hình vẽ Biết hàm F(A,B,C) có bảng giá trị bên A B C cổng logic? F A 0 0 1 1 Bảng giá trị: B C 0 1 1 0 1 1 F 1 1 i Chỉ dựa vào bảng giá trị (không rút gọn dùng bìa K, phương pháp đại số,….), cổng logic thiếu sơ đồ (0.5 điểm) ………………………………………………………………………………………………………… ………………………………………………………………………………………………………… ………………………………………………………………………………………………………… ii Dùng bìa K rút gọn hàm F(A,B,C) kiểm tra cổng logic tìm câu i (0.5 điểm) b Cho hàm biến F(A, B, C ) = A ⊕ B + A.B.C Chứng minh F(A, B, C ) = AB + AB , với F(A, B, C ) bù hàm F(A, B, C ) (1.0 điểm) ………………………………………………………………………………………………………… ………………………………………………………………………………………………………… ………………………………………………………………………………………………………… ………………………………………………………………………………………………………… ………………………………………………………………………………………………………… Trang / Câu 2: (3.0 điểm) Cho A: A1A0 B: B1B0 hai số nhị phân khơng dấu, số có bit, A1 MSB A B1 MSB B Gọi F kết phép nhân A B a Lập bảng giá trị hệ tổ hợp (1.0 điểm) Lưu ý: Sinh viên xác định rõ cần bit để biểu diễn ngõ F b Dùng giải mã sang 16 ngõ tích cực thấp cổng logic cần thiết thực nhân (1.0 điểm) c Dùng cộng bán phần (HA) (vẽ dạng sơ đồ khối) cổng logic (nếu cần) thực nhân (1.0 điểm) Gợi ý: Sinh viên viết phép nhân tổng quát số A1A0 với B1B0, từ thực dùng cộng bán phần (HA) cổng logic (nếu cần) A1A0 × B1B0 Trang / Câu 3: (2.5 điểm) Sử dụng D_FF có ngõ vào xung clock kích theo cạnh xuống, ngõ vào preset (Pr) clear (Cl) tích cực mức thấp, thiết kế đếm nối tiếp (bộ đếm bất đồng bộ) bit Q2Q1Q0 (với Q2 MSB) đếm xuống từ giá trị modulo đếm a Chu kỳ đếm đếm (0.5 điểm) ………………………………………………………………………………………………………… b Trình bày cách thiết kế tín hiệu reset Z (0.5 điểm) c Vẽ sơ đồ logic thực đếm (1.0 điểm) d Vẽ giản đồ xung đếm (tín hiệu ngõ Q0, Q1, Q2) tín hiệu reset Z, giả sử ban đầu Q2Q1Q0=101 (0.5 điểm) CK Q0 (LSB) Q1 Q2 Z Trang / Câu 4: (2.5 điểm) Dùng JK_FF có ngõ vào xung clock kích theo cạnh lên, ngõ vào preset (Pr) clear (Cl) tích cực mức cao, thiết kế đếm song song (bộ đếm đồng bộ) bit Q2Q1Q0 (với Q2 MSB) có dãy đếm sau: 010→101→110→001→000→111→100→011→010→ a Lập bảng trạng thái đếm (1.0 điểm) Trạng thái Q0 Q1 Q2 Trạng thái Q +2 Q 1+ Q 0+ J2 Các ngõ vào FlipFlop K2 J1 K1 J0 K0 b Rút gọn tìm phương trình ngõ vào FlipFlop (1.0 điểm) c Vẽ sơ đồ logic thực đếm Vẽ thêm tín hiệu reset cho tín hiệu reset tích cực đếm đếm trạng thái Q2Q1Q0=011(0.5 điểm) Chủ nhiệm BMĐT GV đề Nguyễn Lý Thiên Trường Trang /