1 Câu 1 (2,5 điểm) Cho maïch logic nhö hình veõ a Xác định biểu thức của hàm F theo X2, X1, X0 (0,5 điểm) b Thiết kế hàm F chỉ bằng các bộ cộng bán phần (Half Adder HA) (1,0 điểm) F = (X0 X1 X2)’[.]
Điểm Chữ kí giám thị ĐỀ THI HK (2011 – 2012) Môn: Kỹ thuật số Thời gian: 110 phút (SINH VIÊN KHÔNG ĐƯỢC SỬ DỤNG TÀI LIỆU) HỌ TÊN: ……………………………………… MSSV: ………………… NHÓM: ……… SINH VIÊN LÀM BÀI NGAY TRÊN ĐỀ THI - ĐỀ THI CÓ TRANG Câu (2,5 điểm) Cho mạch logic hình vẽ Mux21 Mux21 D0 X2 T Y D0 D1 D1 S S F Y D 10 X1 X0 a Xác định biểu thức hàm F theo X2, X1, X0 (0,5 điểm) T = X1’ X2 + X1 X2’ = X1 X2 F = X0’ T’ + X0 T = (X0 T)’ = (X0 X1 X2)’ b Thiết kế hàm F cộng bán phần (Half-Adder HA) (1,0 điểm) S=x y F = (X0 X1 X2)’ H.A X0 x S X1 y C X0 X1 X2 H.A x S y C X0 X1 X2 ; x = x’ H.A x S y C F c Thiết kế hàm F IC74138 cổng AND ngõ vào (1,0 điểm) F (X2, X1, X0) = (X0 X1 X2)’ = (0, 3, 5, 6) = (1,2,4,7) 74138 X2 C(msb) B A(lsb) X1 X0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 G1 G2A G2B 0 F Câu (2,0 điểm) Sử dụng JK.FF có xung clock kích theo cạnh lên, ngõ vào Preset Clear tích cực logic (tích cực thấp), thiết kế đếm song song (bộ đếm đồng bộ) bit QAQBQC có giản đồ trạng thái hình vẽ Vẽ thêm mạch khởi động trạng thái đầu QAQBQC =110 (Các trạng thái khơng có vịng đếm có trạng thái tùy định) QAQBQC 111 100 010 110 001 Bìa K, ta có kết quả: JA = KA = QC’ QAQBQC 0 0 1 0 1 0 1 1 1 QA+QB+QC+ x x x 1 1 x x x 0 x x x 1 0 JB = QC (hoặc QA’) KB = QC Có thể xác định JK trực tiếp từ bìa Karnaugh Q+ JAKA JBKB JCKC xx xx xx 1x 1x x1 1x x0 1x xx xx xx x1 0x 1x xx xx xx x1 x0 0x x0 x1 x1 JC = QA’ + QB’ KC = QA RS QB QC 1 Pr J Q J Q K Pr Q J Pr Q CK K Q Cl Cl K Q Cl Câu (2,5 điểm) Hệ gồm ngõ vào X ngõ Z có mạch logic hình vẽ Z Q1 D1 X CK Q1 Q0 D0 CK Q0 CLK a Xác định giản đồ trạng thái hệ (1,5 điểm) D1 = Q1+ = (X + Q1) Q0 Ta có bảng chuyển trạng thái X Q1 Q0 Z Q1+Q0+ 0 0 0 0 1 1 1 0 1 0 1 0 1 1 0 1 1 1 1 0 = X’Q1’Q0 + XQ0’+Q1Q0’ D0 = Q0+ = X’Q0 + XQ1 Z = (X + Q1)Q0’ = XQ0’ + Q1Q0’ X/Z = 0/0 1/1 00 0/1 10 1/1 0/0 1/0 01 11 0/0, 1/0 b Hãy vẽ lại mạch D-FF PLA Trình bày bảng nạp PLA (1,0 điểm) PLA X D1 = Q1+ = X’Q1’Q0 + XQ0’+Q1Q0’ Z Q1 Q1+ Q0 + D0 = Q0+ = X’Q0 + XQ1 D Z = XQ0’ + Q1Q0’ Q Bảng nạp PLA Q0 D Q X Q1 Q0 0 1 - - 0 - 1 CK Z Q1+ 1 1 0 0 Q0+ 0 1 Câu (1,0 điểm) Thành lập bảng chuyển trạng thái giản đồ trạng thái hệ kiểu MOORE có ngõ vào X1,X0 (biểu diễn giá trị X số nhị phân bit) ngõ Z Ngõ Z ngõ vào có gía trị X lớn giá trị trước (tại thời điểm trước xung clock) Ví dụ: X1X0 = 00, 10, 01, 01, 11, 00, 00, 10, 11, 00, … Z = 0, 1, 0, 0, 1, 0, 0, 1, 1, 0, Chú ý: - Trạng thái reset coi trạng thái có giá trị vào X1X0 = 00 ngõ Z = - Trạng thái reset đặt tên S0, trạng thái S1, S2, … HỌÏ TÊN: …………………………………………………………………………… MSSV: ……………… … …… NHOÙM: ……… TTHT (00) (01) (10) (11) (01) (10) (11) S0 S1 S2 S3 S4 S5 S6 TTKT 01 10 S1 S2 S4 S2 S4 S5 S4 S5 S4 S2 S4 S5 S4 S5 X1X0 = 00 S0 S0 S0 S0 S0 S0 S0 11 S3 S3 S3 S6 S3 S3 S6 OUT Z 1 0 Câu (1,0 điểm) Viết mã VHDL (sử dụng lệnh IF) mô tả mạch logic có chức tương tự câu 1a LIBRARY ieee; USE iee.std_logic_1164.all; ENTITY Cau_5 IS PORT ( X0, X1, X2: IN std_logic; F: OUT std_logic); END Cau_5; ARCHITECTURE A OF Cau_5 IS SIGNAL X: std_logic_vector (2 downto 0); BEGIN F(X2,X1,X0) = (0,3,5,6) X