Microsoft Word DA Thi KTS CQ HK1 09 10 doc 1 Câu 1 (1,5 điểm) Cho maïch logic nhö hình veõ Khaûo saùt daïng tín hieäu Y, Z, T theo tín hieäu A, B, C Bieát raèng giaù trò ban ñaàu ngoõ ra Q cuûa choát[.]
Điểm Chữ kí giám thị ĐỀ THI HK (2009 – 2010) Môn: Kỹ thuật số Thời gian: 120 phút (SINH VIÊN KHÔNG ĐƯỢC SỬ DỤNG TÀI LIỆU) HỌ TÊN: ……………………………………… MSSV: ………………… NHÓM: ……… SINH VIÊN LÀM BÀI NGAY TRÊN ĐỀ THI - ĐỀ THI CÓ TRANG Câu (1,5 điểm) Cho mạch logic hình vẽ Khảo sát dạng tín hiệu Y, Z, T theo tín hiệu A, B, C Biết giá trị ban đầu ngõ Q chốt D Flip Flop D baèng D Q A EN Q B D Q CK Q Y Z T C T=Z⊕C=Z⊕C A B C 0,5d Y 0,5d Z 0,5d T Câu (1,5 điểm) Sử dụng JK.FF có xung clock kích theo cạnh lên, ngõ vào Preset Clear tích cực logic (tích cực thấp), thiết kế đếm nối tiếp (bộ đếm bất đồng bộ) bit QAQBQC (QC LSB) có giản đồ trạng thái hình vẽ QAQBQC QA QB 1 1 0 0 111 000 110 001 101 QC 1 Ỵ Z = QA QB = QA + QB (Tích cực thấp) Từ giản đồ trạng thái ta có đếm lên có dãy đếm tuần hoàn: 101, 110, 111, 000, 001 QC QB QA (msb) 1 Pr J Q CK K Pr J Q CK Cl Q K Pr J Q CK Cl Q 1 K Cl Q Câu (1,5 điểm) vẽ Xác định giản đồ trạng thái hệ gồm ngõ vào X T-FF Q1, Q0 hình Q0 X Q1 T Q T Q CK Q CK Q CK Từ sơ đồ ta có: T0 = X + Q1 vaø T1 = (X + Q1) ⊕ Q0 Lập bảng chuyển trạng thái: Ta có giản đồ trạng thái: X Q1 Q0 0 0 1 0 1 0 1 1 1 T1 0 1 Q+1 Q+0 0 1 0 1 1 0 T0 0 1 1 1 1,0d 0,5d Q1Q0 Q0Q1 X=0 00 Hoặc 10 0, 1 0, 01 01 0, 1 X=0 00 11 0, 10 11 Câu (1,0 điểm) Thành lập bảng chuyển trạng thái giản đồ trạng thái hệ kiểu MOORE có ngõ vào X ngõ Z Ngõ Z ngõ vào X nhận chuỗi liên tục 1, 1, 0, Hãy rút gọn bảng trạng thái Bảng trạng thái rút gọn: TTHT (reset) (1) ( 1, ) (1, 1, 0) (1, 1, 0, 1) A B C D E TTKT X=0 X=1 A B A C D C A E A C Ngoõ Hoặc 0 0 TTHT (reset) S0 (1) S1 ( 1, ) S2 (1, 1, 0) S3 (1, 1, 0, 1) S4 TTKT X=0 X=1 S0 S1 S0 S2 S3 S2 S0 S4 S0 S2 Ngoõ 0 0 Câu (2,0 điểm) Cho hệ có ngõ vào X ngõ Z1, Z2 Hệ có trạng thái A, B, C D có giản đồ trạng thái hình vẽ Với phép gán trạng thái (mã hóa trạng thaùi) A: Q1Q2 = 10, B: Q1Q2 = 00, C: Q1Q2 = 01 D: Q1Q2 = 11 Hãy thiết kế hệ JK_FF cổng logic D_FF PLA (chỉ chọn 2) Biết xung clock vào có cạnh xuống hệ chuyển trạng thái A 01 X Q1 Q2 0 0 1 0 1 0 1 1 1 B 11 X=1 0 1 D 10 C 00 Dùng bìa K, ta có: Z1 0 1 0 Z2 1 1 Q+1 Q+2 1 1 0 0 0 Z1 = Q1 Q2 + Q1 Q2 = Q1 ⊕ Q2 D1 = Q+1 = X Q1 + Q1 Q2 J1 = Q2 K1 = X J2 = X Q1 J1 K1 J2 K2 X X X X X 0 X X X X X X X X X X X Z2 = Q2 D2 = Q+2 = X Q1 K2 = X + Q * Thiết kế JK-FF cổng: Z1 J1 J2 Q1 CK X K1 Q2 CK K2 Q1 Q2 CK * Thiết kế D-FF PLA: PLA X Z1 Bảng nạp PLA X Q1 Q2 Z1 Z2 D1 D2 - 0 0 - 1 0 - - 0 0 0 - 0 0 0 0 Z2 Q1 D1 D Q Q2 D2 D Q CK Z2 HỌÏ TÊN: …………………………………………………………………………… MSSV: ……………… … …… NHOÙM: ……… Câu (1,0 điểm) Cho hệ có lưu đồ máy trạng thái (lưu đồ SM, giản đồ trạng thái hình vẽ) Xác định phương trình (hàm) trạng thái kế biến trạng thái Q+1, Q+2 phương trình (hàm) ngoõ Z1, Z2 S0 01 = Q1Q2 Z1 X Z2 11 S1 S2 10 Z1, Z2 X X Z1 P/trình ngõ ra: Z1 = Q1 Q2 + Q1 Q2 + X Q1 Q2 Z2 = X Q1 Q2 + Q1 Q2 P/trình TTKT: Q+1 = X Q1 Q2 + X Q1 Q2 + X Q1 Q2 Q+2 = X Q1 Q2 + X Q1 Q2 + X Q1 Q2 + X Q1 Q2 + X Q1 Q2 Câu (1,5 điểm) Moät hệ tổ hợp có ngõ Z số nhị phân bit (z3 z2 z1 z0); có chức chọn mã nhị phân bit ngõ vào: M, N, P Q phụ thuộc ngõ vào điều khiển x1 x0 x1 x0 0 1 1 Z= M= N= P= Q= z3 m3 n3 p3 q3 z2 m2 n2 p2 q2 z1 m1 n1 p1 q1 z0 m0 n0 p0 q0 Viết mã VHDL thực mạch sử dụng component MUX Ỉ có khai báo ENTITY: s1 s0 y ENTITY MUX4 IS PORT (d0, d1, d2, d3: IN STD_LOGIC; 0 d0 s1, s0: IN STD_LOGIC; d1 y: OUT STD_LOGIC); d2 END MUX4; 1 d3 Gợi ý: - Mỗi ngõ zi chọn ngõ vào mi, ni, pi, qi - Các ngõ vào M, N, P, Q ngõ Z khai báo kiểu STD_LOGIC_VECTOR LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY cau7 IS PORT (m, n, p, q: IN std_logic_vector(3 downto 0); x1, x0: IN std_logic; z: OUT std_logic_vector(3 downto 0)); END cau7; ARCHITECTURE structure OF cau7 IS COMPONENT MUX4 IS PORT (d0, d1, d2, d3: IN STD_LOGIC; s1, s0: IN STD_LOGIC; y: OUT STD_LOGIC); END COMPONENT; BEGIN U0: MUX4 PORT MAP(m(0),n(0),p(0),q(0),x1,x0,z(0)); U1: MUX4 PORT MAP(m(1),n(1),p(1),q(1),x1,x0,z(1)); U2: MUX4 PORT MAP(m(2),n(2),p(2),q(2),x1,x0,z(2)); U3: MUX4 PORT MAP(m(3),n(3),p(3),q(3),x1,x0,z(3)); END structure; Câu (1,0 điểm) Một mạch hoán đổi mạng dây (2-input permutation network): có ngõ vào a, b; ngõ vào điều khiển c ngõ x, y Mạch có hoạt động sau: - Khi c = x = a y = b - Khi c = x = b y = a Hãy viết mã VHDL (sử dụng phát biểu Process) mô tả hoạt động mạch LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY cau8 IS PORT (a, b, c: IN std_logic; x, y : OUT std_logic); END cau8; ARCHITECTURE behavior OF cau8 IS BEGIN PROCESS (a, b, c) BEGIN IF c = ’0’ THEN x