Nghiên cứu, xây dựng hệ thống thiết bị thu nhận và xử lý số liệu dựa trên kỹ thuật DSP qua ứng dụng FPGA phục vụ nghiên cứu vật lý hạt nhân thực nghiệm
B GIÁO D C VÀ ÀO T O B KHOA H C VÀ CÔNG NGH VI N NĂNG LƯ NG NGUYÊN T VI T NAM NG LÀNH NGHIÊN C U, XÂY D NG H THI T B THU NH N VÀ X LÝ S LI U D A TRÊN K THU T DSP QUA NG D NG FPGA PH C V NGHIÊN C U V T LÝ H T NHÂN TH C NGHI M LU N ÁN TI N SĨ V T LÝ À L T, 2013 B GIÁO D C VÀ ÀO T O B KHOA H C VÀ CÔNG NGH VI N NĂNG LƯ NG NGUYÊN T VI T NAM ng Lành NGHIÊN C U, XÂY D NG H THI T B THU NH N VÀ X LÝ S LI U D A TRÊN K THU T DSP QUA NG D NG FPGA PH C V NGHIÊN C U V T LÝ H T NHÂN TH C NGHI M Chuyên ngành: V t lý Nguyên t Mã s : 62.44.01.06 LU N ÁN TI N SĨ V T LÝ Ngư i hư ng d n khoa h c: PGS TS Nguy n Nh L t, 2013 i n i L I CAM OAN Tôi xin cam oan ây cơng trình nghiên c u ch y u th c hi n dư i s hư ng d n khoa h c c a PGS TS Nguy n Nh c s tham gia h tr c l c c a i n Bên c nh ó, tơi cịn nh n ng nghi p nhóm nghiên c u Các s li u th c nghi m k t qu nghiên c u nêu lu n án ch y u t ng h p t cơng trình nghiên c u ã ăng t i t p chí, k y u h i ngh khoa h ccông ngh không chép t b t c cơng trình Tác gi ii L I CÁM ƠN hoàn thành lu n án ã nh n c s giúp c a nhi u ngư i Trư c h t, xin c bày t lòng bi t ơn sâu s c n PGS TS Nguy n Nh i n, Phó Vi n trư ng Vi n Năng lư ng nguyên t Vi t Nam v vi c Th y ã hư ng tài khoa h c, bình t k t qu nghiên c u, t n tình hư ng d n h t lịng giúp tơi su t ti n trình th c hi n lu n án Xin chân thành cám ơn PGS TS Nguy n h c nh L t v vi c Th y ã truy n c Hòa, Hi u trư ng Trư ng i t cho nh ng ki n th c, kinh nghi m quý báu h tr tơi q trình nghiên c u Xin chân thành cám ơn TS Ph m ình Khang, Giám c Trung tâm t o h t nhân, Vi n Năng lư ng nguyên t Vi t Nam v vi c g i ý nghiên c u liên quan n hư ng ph c v th c nghi m v t lý h t nhân, t o i u ki n thu n l i cho trình làm lu n án Xin chân thành cám ơn TS Nguy n Xuân H i, Giám c Trung tâm t o, Vi n Nghiên c u h t nhân v vi c b trí thí nghi m kênh th o lu n thú v v h ph k dùng ghi- o b c x ion hóa Xin chân thành cám ơn: ThS-NCS Nguy n An Sơn, Trư ng ih c L t v nh ng n l c k ph i h p công vi c, h p tác nghiên c u; ThS-NCS Ph m Ng c Sơn, KSC-NCS Ph m Ng c Tu n, ThS-NCS Tr n Tu n Anh, CN Tư ng Th Thu Hư ng, Phòng V t lý i n t h t nhân v s h p tác có hi u qu cơng vi c Xin trân tr ng cám ơn Ban Lãnh Ban Lãnh o Vi n Năng lư ng nguyên t Vi t Nam, o Vi n Nghiên c u h t nhân ng h , ng viên, t o m i i u ki n nghiên c u sinh hoàn thành nhi m v Xin cám ơn anh, ch Phòng V t lý i n t h t nhân, nh ng ng nghi p ã tham gia tr c ti p ho c gián ti p tài nghiên c u khoa h c-công ngh liên quan n lu n án Nhân d p này, xin c g i l i cám ơn chân thành t i b n h u xa, g n v vi c ln chia s tình c m giúp tơi nh ng lúc khó ng t b ng kh tâm tương L t, ngày 26 tháng 12 năm 2013 Nghiên c u sinh iii THE ABSTRACT OF DOCTORAL THESIS Author: Dang Lanh Supervisor: Assoc Prof Dr Nguyen Nhi Dien Title of the thesis: Studying on and the construction of DSP-based instruments via application of FPGA for experimental nuclear physics research Major: Atomic Physics Code: 62.44.01.06 Institution: Vietnam Atomic Energy Agency (VINATOM) THE CONTENT OF THE ABSTRACT The aim of the dissertation: The aim of the thesis is to study, design and fabricate some functional electronics modulars for radiation measurements and detection at the horizontal channels in DaLat research reactor by Digital Signal Processing (DSP) techniques via applications of Field Programmable Gate Arrays (FPGA) Objectives: The objectives of the thesis is to focus on exploitation of Very high speed integrated circuit Hardware Description Language (VHDL) with mathematical algorithms for creating an FPGA entity to an integrated product that has flexible processing capabilities and entirely controlled by software Research methods as follows: Moving Window Deconvolution (MWD) method for re-constructing the charge of any radiation event interacted detector environment; Signal processing method before the conditioning stage (APP) for making an adaption bridge between time-variant analog domain with Infinite Impluse Response (IIR) and time-invariant digital domain with Finite Impulse Response (FIR); Digital Pulse Processing (DPP) method using Low Pass Filter (LPF), High Pass Filter (HPF) and High Pass Deconvolver (HPD) to convert energy information into trapezoidal signals, Digital Base Line Restorer (BLR) to stabilize spectra, Add-subtract units to detect peaks with pile-up rejection; Using Visual C++ and LabView to develop application procedures obtaining and control of data New contributions of the dissertation: 1) Research and application of Digital Pulse Processing (DPP) successfully, handling Analog Pulse Shape (ASP) from the radiation measurement detectors and quantizing signals through A/D conversion in development of digital instruments 2) Design, fabrication of functional electronics modulars based on DSP via FPGA for domestic demands 3) Development of the VHDL code to build MCAs in algorithms through ISE or Max+PlusII, and of the application programs under Windows in the object-oriented language VC++, LabView to acquire data Results of the dissertation: As to hardware, the thesis designed, constructed and gave a usage of the following instruments: FPGA-MCA8K, DSP-MCA1K, DSPMCA8K modulars All the instruments were capable of interfacing to PC via µC Related to self-executed software, the thesis developed digital procedures to digitize signals in FPGA entity via ISE-Xilinx, designed logic projects inside the FPGA with logic-logic linking method via Max+PlusII-Altera, created application programs named MCANRI and MCADSP for getting and processing data iv Conclusions: In the past, most of popular functional electronics modulars were normally based on traditional analog techniques, complicated and not convenient for use This dissertation deals with a new design of contemporary techniques based on FPGA devices via DSP with VHDL The outstanding advantage of DSP techniques and FPGA technology is capable of enhancement of the quality of the experimental measurements for nuclear radiation The digital instruments are established with FPGA devices One of the new development directions for building experimental systems of nuclear physics studies and applications of nuclear technology is utilization of FPGA and DSP techniques This direction meets effectively the more increasing requirements on the accuracy of ionizing radiation measurements Since that, a novel generation of spectrometry systems is compact on size, convenient in terms of connectivity and use The outstanding advantage of DSP techniques and FPGA technology is capable of enhancement of the quality of the experimental measurements for nuclear radiation, minimization of functional electronics modules as well as the economic investment Besides, an important element of the system based on DSP and FPGA is low power consumption to save energy that has a special meaning in large equipments With these advantages, the applied research via FPGA, DSP in design and fabrication of radiation measurement instruments for fundamental research in nuclear physics, especially about the study of nuclear structure and data on neutron beams at the Dalat reactor and on the charged particle beam accelerators for domestic needs is essential Supervisor Post-Graduate Nguyen Nhi Dien Dang Lanh Nguyen Nhi Dien Dang Lanh v M CL C L I CAM OAN I L I CÁM ƠN II THE ABSTRACT OF DOCTORAL THESIS…………………………………… III M C L C V B NG CH VI T T T X DANH M C HÌNH XV DANH M C B NG XIX M U CHƯƠNG VAI TRÒ CH C NĂNG C A DSP, FPGA VÀ THU T TOÁN PHÁT TRI N, OB CX NG D NG THI T B I NT H T NHÂN TRONG GHI- 1.1 Tình hình nghiên c u, ng d ng nư c 1.1.1 Tình hình nghiên c u, ng d ng nư c 1.1.2 Tình hình nghiên c u, ng d ng nư c 1.2 Vai trò ch c c a DSP FPGA 1.2.1 X lý tín hi u s (DSP) 1.2.2 M ng ph n t logic có kh l p trình (FPGA) 1.2.2.1 Gi i thi u 1.2.2.2 Tích h p ch c c a FPGA 1.3 ng d ng c a DSP FPGA thi t b i n t 10 1.4 Phương pháp i n t k thu t s 11 1.4.1 Phương pháp kh tích ch p c a s ng (MWD) th c hi n thu t toán DSP 11 1.4.1.1 Gi i thi u 11 1.4.1.2 Tái c u trúc i n tích c a s ki n 12 1.4.2 Phương pháp thi t k b ghi- o x lý tín hi u b ng k thu t DSP 17 1.4.2.1 Gi i thi u h ph k s DSP 17 1.4.2.2 Các t ng i n t 17 1.4.2.3 C u trúc b ti n x lý tương t (APP) d ng tín hi u 18 vi 1.4.2.4 Hình thành xung 19 1.4.2.5 M ch h i ph c ng b n (BLR) 21 1.4.2.6 Tác v ch n l a xung 21 1.4.2.7 Khóa xóa phân bi t th i gian tăng 23 1.4.3 Mơ hình thu t toán DSP dùng thi t k b ghi- o b c x 24 1.4.3.1 Gi i thi u 24 1.4.3.2 B t o d ng xung s (DPS) hình thang 25 1.4.3.3 Nh n xét 27 1.4.4 Bi n i A/D d a phép kh tích ch p c a s ng 27 1.4.4.1 Gi i thi u 27 1.4.4.2 Bi n i A/D-Bi u di n tương ương 27 1.4.5 Phương pháp liên k t c ng logic dùng FPGA Max+Plus II 29 1.5 Các b x lý xung ki u s (DPP) b hình thành xung tương t (APS) Ưu i m c a i n t truy n th ng i n t s 31 1.5.1 Sơ c u trúc c a b DPP b APS 31 1.5.2 Ưu c c a k thu t l c s 33 1.5.2.1 áp ng xung h u h n (FIR) 33 1.5.2.2 H i ph c c nh nh ph ng kh nh p/xu t d li u c a MCA 33 1.6 Thu t toán x lý s li u th c nghi m 35 1.6.1 chu n xác c a nh có n n phơng 35 1.6.2 phân gi i lư ng c a 1.6.3 Tính ng cong nh h p th toàn ph n 37 nh chu n 37 1.6.4 phi n tích phân (INL) 37 1.6.5 phi n vi phân (DNL) 38 Tóm t t chương 38 CHƯƠNG THI T K , CH T O CÁC KH I I N T CH C NĂNG CHO H GHI- O B C X GAMMA VÀ NƠTRON 41 2.1 Thi t k , ch t o kh i thi t b dùng FPGA, DSP ghép PC 41 2.1.1 Thi t k -ch t o kh i FPGA-MCA8K 41 2.1.1.1 Phương pháp ng d ng sơ tích h p b ph n i n t 41 vii 2.1.1.2 B x lý trung tâm (CPU) ho t 2.1.1.3 ng c a kh i FPGA-MCA8K 43 c trưng k thu t c a kh i FPGA-MCA 8K ã ch t o 44 2.1.2 Thi t k -ch t o kh i DSP-MCA1K dùng FPGA nh VHDL 45 2.1.2.1 Sơ t ng th c a thi t k 45 2.1.2.2 Các thành ph n vi m ch th c th 46 2.1.2.3 Hình thành b nh kép (DPRAM) ROM nh ISE 47 2.1.2.4 Hình thành b x lý trung tâm (CPU) 48 2.1.2.5 Xây d ng máy phát xung tam giác/hình thang b ng VHDL 49 2.1.2.6 c trưng k thu t c a thi t b DSP-MCA1K 49 2.1.3 Thi t k , ch t o kh i DSP-MCA8K dùng FPGA 50 2.1.3.1 Sơ kh i c a thi t b DSP-MCA8K 50 2.1.3.2 C u trúc h th ng c a kh i thi t b DSP-MCA8K 50 2.1.3.3 T ng x lý tương t -s có s d ng b ti n l c tương t (APP) 52 2.1.3.4 B kh tích ch p b ng m ch l c cao qua (HPD) 53 2.1.3.5 Kh i làm ch m tr n tín hi u 54 2.1.3.6 B l c th p qua (LPF) 55 2.1.3.7 T ng phát hi n nh, logic i u n b nh ph 56 2.1.3.8 T ng giao di n gi a vi i u n EZ ghi/b nh 57 2.1.3.9 Các c trưng tham s k thu t c a kh i DSP-MCA8K 57 2.2 ánh giá kh áp d ng kh i i n t ã ch t o c u hình o c a h ph k trùng phùng 58 2.2.1 M t s c u hình h o trùng phùng γ-γ t i Vi n NCHN 58 2.2.1.1 Cơ s phương pháp thi t k 59 2.2.1.2 Thi t k nguyên t c cho h trùng phùng s ghi “s ki n-s ki n” 59 2.2.2 Kh áp d ng c a m t s kh i i n t ã ch t o c u hình c a h o trùng phùng 60 2.3 Thi t k , ch t o h ghi- o nơtron qua vi i u n dòng EZ-USB 60 2.3.1 Các thành ph n thi t b 61 2.3.2 Thi t k , ch t o kh i MCA8K dùng vi i u n EZ-USB 61 2.3.3 Lưu thu t toán 62 viii 2.3.4 c trưng k thu t c a h ph k ghi nơtron 63 2.4 Phát tri n chương trình ng d ng thu nh n d li u cho h ghi- o gamma nơtron 64 2.4.1 Phát tri n chương trình ng d ng thu nh n d li u MCANRI b ng VC++ 64 2.4.1.1 Lưu thu t toán gi i thích lưu 64 2.4.1.3 Chương trình lưu ph 65 2.4.2 Phát tri n chương trình ng d ng d li u DSPMCA b ng LabView 67 2.4.2.1 Hàm k t n i thi t b 68 2.4.2.2 Các hàm i u n lu ng d li u 69 2.4.2.3 Ph n m m ng d ng i u n thi t b 70 2.4.3 Phát tri n chương trình vi i u n b ng C Keil51 74 2.4.3.1 Ch c c a chương trình vi i u n b ng C Keil51 74 2.4.3.2 Lưu thu t tốn gi i thích lưu 75 Tóm t t chương 75 CHƯƠNG K T QU TH C NGHI M VÀ TH O LU N 77 3.1 M c tiêu, i tư ng, vai trò c a th t c ki m tra thi t b 77 3.2 Các thi t b h tr ki m tra i u ki n ti n hành 78 3.3 Thí nghi m ki m tra tham s c trưng k thu t c a thi t b ch t o 79 3.3.1 Ki m tra ch s kênh c a kh i thi t b 79 3.3.2 Ki m tra phi n vi phân (DNL) 80 3.3.2.1 phi n vi phân c a kh i FPGA-MCA8K (DNLFPGA-MCA8K) 80 3.3.2.2 phi n vi phân c a kh i DSP-MCA8K (DNLDSP-MCA8K) 82 3.3.3 Ki m tra phi n tích phân (INL) 84 3.3.3.1 phi n tích phân c a kh i FPGA-MCA8K (INLFPGA-MCA8K) 84 3.3.3.2 phi n tích phân c a kh i DSP-MCA8K (INLDSP-MCA8K) 86 3.3.4 Ki m tra 3.3.4.1 chu n xác v s chu n xác v s m t n su t d li u vào-ra 87 m t n su t d li u vào-ra c a kh i FPGA- MCA8K 87 3.3.4.2 chu n xác v s m t n su t d li u vào-ra c a kh i DSP- MCA8K 88 136 DI : in std_logic_vector (12 downto 0); data input TRAP_SCP: OUT std_logic_vector(12 downto 0) ); end LowPassFilter_logic_FC; architecture Behavioral of LowPassFilter_logic_FC is component Rect_trapz_shape_logic1 is PORT( clk: IN std_logic; ACLR: IN std_logic; TRAP_SCP: OUT std_logic_vector(15 downto 0)); end component; port map( clk, reset, Ls_WIDTH1, DI, DO_New, DO_L, DO_LG, DO_2LG); create_trapezoidal: Rect_trapz_shape_logic1 get_product: DIV164 port map ( clk, reset, TRAP_SCPB, L_WIDTH, Quot_data, open); end Behavioral; library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity LowPassFilter_logic_SC is port( clk : in std_logic; reset: in std_logic; L_WIDTH: in std_logic_vector (7 downto 0); RiseTime width; =8,16,32,64 G_WIDTH: in std_logic_vector (7 downto 0); Flattop width;=8,16 DI : in std_logic_vector (12 downto 0); TRAP_SCP: OUT std_logic_vector(12 downto 0) ); end LowPassFilter_logic_SC; architecture Behavioral of LowPassFilter_logic_SC is component delayline_slow_filter is port( clk : in std_logic; reset: in std_logic;); end component; component Rect_trapz_shape_logic is PORT( clk: IN std_logic; ACLR: IN std_logic; x1: IN std_logic_vector(12 downto 0); x2: IN std_logic_vector(12 downto 0); x3: IN std_logic_vector(12 downto 0); x4: IN std_logic_vector(12 downto 0); TRAP_SCP: OUT std_logic_vector(18 downto 0)); end component; component DIV1 is port ( end component; signal DO_New: std_logic_vector (12 downto 0); signal DO_L: std_logic_vector (12 downto 0); signal DO_LG: std_logic_vector (12 downto 0); signal DO_2LG: std_logic_vector (12 downto 0); port map(clk, reset, L_WIDTH1, G_WIDTH1, ); create_trapezoidal: Rect_trapz_shape_logic PORT MAP( clk, reset, DO_New, DO_L, DO_LG, DO_2LG, TRAP_SCPB); get_product: DIV1 port map(clk, reset, open); end Behavioral; library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; 137 architecture Behavioral of pile_up_checker is component peak_center_finder is Port ( CLK : in STD_LOGIC; SFP_I : in STD_LOGIC; RFP_I : in STD_LOGIC; FF_I : in STD_LOGIC_VECTOR (11 downto 2); FTOP_O : out STD_LOGIC); end component; component Maximum_fast_peak_width_inspector is Port ( CLK : in STD_LOGIC; RFP_I : in STD_LOGIC; PE_I : in STD_LOGIC_VECTOR (7 downto 0); V20 MWID_O : out STD_LOGIC ='1'if pileup in fast filter channel); end component; component peak_capture_counter is Port ( res : in STD_LOGIC; CLK : in STD_LOGIC; L12_I : in STD_LOGIC; PG_I : in STD_LOGIC_VECTOR (7 downto 0);PEAK_FOUND : out STD_LOGIC; PSAMP : out STD_LOGIC ); end component; component Peak_baseline_value_latch is port (reset: in std_logic; CLK: in std_logic; sel: in std_logic; latch_ena: in std_logic; dataIn: in std_logic_vector(11 downto 0); peak_value: out std_logic_vector(11 downto 0); base_value: out std_logic_vector(11 downto 0) ); end component; signal FTOP_BUF : std_logic; signal MWID_BUF : std_logic; signal L12_BUF : std_logic; signal PSAMP_L : std_logic; signal BLFLGA : std_logic; begin BLFLG addra, addrb => addrb, clka => clka, clkb => clkb, dina => dina, dinb => dinb, douta => douta, doutb => doutb, ena => ena, wea => wea, web => web); end Behavioral; - Module Name: access_dpram_byEZUSB - Behavioral -library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity MCA_CPU_interface is PORT( wr:IN STD_LOGIC; Write signal, active:=0; output from controller rd:IN STD_LOGIC; Read signal, active:=0; output from controller Addr_Bus:IN STD_LOGIC_VECTOR(15 DOWNTO 0); 16 bits address bus; Addr_O_Bus: OUT STD_LOGIC_VECTOR(14 DOWNTO 0); select one among 32Kb memory data_bus: INOUT STD_LOGIC_VECTOR(7 DOWNTO 0); connect to EZUSB uC data bus REGISTERS_SEL: OUT STD_LOGIC; selected registers block for access ); end MCA_CPU_interface; architecture Behavioral of MCA_CPU_interface is component reg_addr_ctrl_bus is PORT( wr:IN STD_LOGIC; rd:IN STD_LOGIC; addrI15:IN STD_LOGIC; cs_EN: OUT STD_LOGIC; enable registers to access wr_EN: OUT STD_LOGIC enable to write registers with data on "data_wr_MEM" port ); end component; component dpram_addr_ctrl_bus is PORT( wr:IN STD_LOGIC; rd:IN STD_LOGIC; addr_I:IN STD_LOGIC_VECTOR(15 DOWNTO 0); Maddr_O: OUT STD_LOGIC_VECTOR(14 DOWNTO 0); Mwr_EN: OUT STD_LOGIC enable to write DPRAM ); end component; signal Rsel: std_logic; BEGIN REGISTERS_SEL SelectObject(pOldPen); void CMCANRIView::Draw(CDC *pDC) { CMCANRIDoc *pDoc = GetDocument(); ASSERT_VALID(pDoc); POINT p; pDC->DPtoLP(&rcClient); for(int k=0; kdata[k]>=Vscale)&&(m_InfoDlg.m_Option==0)) { Vscale=Vscale*2; OnDraw(pDC); } } int yo=(int)(-20); int xo=(int)(50); long my=ym+yo;//(long)(spacey*Vscale); long mx=xm-xo;// (long)(spacex*Hscale+xo); float spacex = (mx)/(float)Hscale; float spacey = my/(float)Vscale; for(int i=Low; idata[i]>Tally[i]) { p.x=(i-Low)*spacex+xo; p.y=(int)((Vscale-Tally[i])*spacey); pDC->SetPixel(p,RGB(0,0,128)); Tally[i]=pDoc->data[i]; p.y=(int)((Vscale-Tally[i])*spacey); pDC->SetPixel(p,RGB(255,255,0)); } } Cursor.y=(pDoc->data[Cursor.x]); pDC->SelectObject(pOldPen); } } void CMCANRIView::OnStart() { OffControl=TRUE; OnControl=FALSE; GetSystemTime(&STime); for(int j=0;jdata[Cursor.x]; OnDraw(&dc); Viewdata(); } void CMCANRIView::OnUnexpand() { int HscaleNew = Hscale+1; if(HscaleNew*2= 16384) { High = 16383; Hscale = HscaleNew -1; Low = High-Hscale; }else { if((Cursor.x - HscaleNew/2)0) { int Count=0; int Center=Cursor.x; int Left=0; int Right=0; int LeftCount, RightCount; int i,j; int FWHM_Count; float FWHM_L, FWHM_R; RoiInfo[RoiIndex].Net=0; RoiInfo[RoiIndex].Gross=0; Left= Cursor.x; Right=Cursor.x+MousePosition; For (j=Left-4;jdata[j]; RoiInfo[RoiIndex].Net=Count; FWHM_Count=(pDoc->data[Center]-(abs(pDoc->data[RightCount]-pDoc>data[LeftCount])/2))/2; for(i=Left; idata[i]data[i+1]>=FWHM_Count)) 144 { FWHM_L=float(i)+(1.0/abs(pDoc->data[i+1]-pDoc>data[i]))*(FWHM_Count-pDoc->data[i]); } } for(i=Right; i>=Center; i ) FWHM_R=(m_En_Calibrate.FitPara[0]+FWHM_R*m_En_Calibrate.FitPara[1]+m_En_Calibrate.F itPara[2]*FWHM_R*FWHM_R); FWHM_L=(m_En_Calibrate.FitPara[0]+FWHM_L*m_En_Calibrate.FitPara[1]+m_En_Calibrate.Fi tPara[2]*FWHM_L*FWHM_L); RoiInfo[RoiIndex].FWHM=FWHM_R-FWHM_L; RoiIndex++; } MaxMouseMove=0; MousePosition=0; CFormView::OnLButtonUp(nFlags, point); } void CMCANRIView::OnCalEnergy() { if(m_En_Calibrate.DoModal()==IDOK) { EnCalibControl=TRUE; } } 145 PH L C E: HÌNH NH THI T B Ã CH T O Hình E1: B n m ch FPGA-MCD8K 146 Hình E2: Kh i FPGA-ADC8K 147 Hình E3: Kh i DSP-MCA8K Hình F4: nh ch p m t trư c sau c a b n m ch XC3S400-TB dùng kh i DSP-MCA8K ch t o 148 Hình E5: B n m ch DSP-Spartan-3E, Xilinx dùng DSP-MCA1K ch t o kh i 149 Hình E6: H m nơtron ghép PC dùng vi i u n dòng PIC 150 Hình E7: H m nơtron ghép PC qua EZ-USB ... VÀ ÀO T O B KHOA H C VÀ CÔNG NGH VI N NĂNG LƯ NG NGUYÊN T VI T NAM ng Lành NGHIÊN C U, XÂY D NG H THI T B THU NH N VÀ X LÝ S LI U D A TRÊN K THU T DSP QUA NG D NG FPGA PH C V NGHIÊN C U V T LÝ... nhu c u th c t Vì nh ng lý ã trình bày trên, v n ? ?Nghiên c u, xây d ng h thi t b thu nh n x lý s li u d a k thu t DSP qua ng d ng FPGA ph c v nghiên c u v t lý h t nhân th c nghi m” ã c ch n... v a c bi t quan c p trên, nghiên c u áp d ng công ngh FPGA k thu t DSP nghiên c u ch t o thi t b ghi- o b c x r t c n thi t Tuy nhiên, cho nghiên c u áp d ng k thu t DSP công ngh FPGA n nh ng