Chuong4( fileminimizer)

Chương 4: Thực hệ thống MIMO-OFDM SDM 2x2 FPGA CHƯƠNG 4: THỰC HIỆN HỆ THỐNG MIMO-OFDM SDM 2X2 TRÊN NỀN FPGA Đề tài thiết kế hệ thống MIMO-OFDM SDM 2x2 FPGA sử dụng phần mềm, công cụ hỗ trợ hãng Synphony bao gồm: Synopsys phần mềm chuyên dụng để thiết kế FPGA, Synplify phần mềm tổng hợp thiết kế biên dịch Trong chương này, thông số sử dụng để thiết kế FPGA hoàn toàn giống với thơng số sử dụng mơ hình mô Matlab (chương 3) Tuy nhiên, điểm khác biệt hai thiết kế tính tốn thiết kế FPGA quy dạng số nhị phân (trên Matlab định dạng số thực), biểu diễn dạng dấu chấm cố định 18 bit (5 bit trước dấu phẩy 13 bit sau dấu phẩy) Chính việc sử dụng số nhị phân giới hạn kích thước 18 bit nên thách thức lớn thiết kế vấn đề tính tốn bị tràn, đề tài trình bày cách giải phần cuối chương Trong Hình 4.1 mơ hình thiết kế hồn chỉnh hệ thống MIMO-OFDM SDM Tại chương này, đề tài sâu vào kỹ thuật thiết kế Hình 4.1: Hệ thống MIMO OFDM SDM tảng FPGA 55 Chương 4: Thực hệ thống MIMO-OFDM SDM 2x2 FPGA 4.1 Bộ tạo thông tin điều khiển (khối Controller_TX) (Hình 4.2) Đây khối quan trọng hệ thống, nhằm tạo tín hiệu điều khiển giúp khối khác hoạt động đồng với Để tạo thông tin điều khiển thống nhất, đề tài sử dụng mạch đếm lên khối so sánh Trong Bảng 4.1 chi tiết bên khối tạo thông tin điều khiển Bảng 4.1: Thông tin tín hiệu điều khiển Tên tín hiệu Kích thước (bit) Nhiệm vụ SOS Xác định bắt đầu symbol EOS Xác định kết thúc symbol Valid_1 Xác định tính hợp lệ liệu trước qua khối Mã hoá kênh Valid_2 Xác định tính hợp lệ liệu sau qua khối Mã hoá kênh C/P Sử dụng để báo hiệu liệu dùng làm Cyclic Prefix (dữ liệu thứ 192 đến 256 symbol OFDM) OFDM_con_1 Xác định vị trí chèn zeros, pilot an-ten thứ OFDM_con_2 Xác định vị trí chèn zeros, pilot an-ten thứ hai De_OFDM_con Được sử dụng khối tách symbol OFDM Xác định vị trí bị bỏ (các zeros pilot) Extract_pilot_1 Sử dụng khối Estimation để xác định vị trí pilot an-ten thứ Extract_pilot_1 Sử dụng khối Estimation để xác định vị trí pilot an-ten thứ hai 56 Chương 4: Thực hệ thống MIMO-OFDM SDM 2x2 FPGA Hình 4.2: Các tín hiệu đồng 4.2 Bộ tạo liệu (khối Data TX) Hình 4.3 trình bày thiết kế tạo liệu truyền Hình 4.3: Bộ tạo liệu truyền 57 Chương 4: Thực hệ thống MIMO-OFDM SDM 2x2 FPGA Đây tạo chuỗi liệu ngẫu nhiên liên tục mức Tại khối đề tài tạo luồngg liệu song song, luồngg tạo cách XOR khối Random nhằm tạo tính ngẫu nhiên cao nhất, tránh trường hợp liệu bị lặp lại nhanh Kết ngõ khối XOR AND với tín hiệu điều khiển valid_1, nhằm giới hạn kích thước mang thơng tin symbol 374 giá trị 640 giá trị, giá trị lại (266/640) giá trị Hình 4.4: Sự thay đổi số lượng giá trị symbol qua khối Con số 374 tính tốn Hình 4.4 Một symbol liệu cuối truyền 320 giá trị, để đạt số lượng lượng giá trị symbol ban đầu phải 354/640 354 giá trị ban đầu không thay đổi qua khối Randomizer, nhiên qua khối Channel Encoder sử dụng (K=1/2, L=6) nên số lượng giá trị sau mã hoá (354+6) x Như sau qua khối Channel Encoder, từ luồngg liệu 354 giá trị thành luồngg liệu 360 giá trị vào khối Modulation Đề tài sử dụng 16-QAM, giá trị điểm chòm nên ngõ khối Modulation 360 giá trị phức Đề tài xây dựng hệ thống MIMO 2x2 nên 360 giá trị phân lại thành luồngg 180 giá trị cho an-ten vào khối OFDM Symbol Tại khối này, liệu thêm vào 45 giá trị Zero, 31 giá trị Pilot 64 giá trị Cyclic Prefix, nên cuối đạt lượng giá trị symbol anten 320, yêu cầu ban đầu 4.3 Bộ ngẫu nhiên hoá (khối Randomizer) giải ngẫu nhiên hoá liệu (khối De-Randomizer) 58 Chương 4: Thực hệ thống MIMO-OFDM SDM 2x2 FPGA Hình 4.5: Bộ tạo ngẫu nhiên hố cho liệu Như mục 3.1.1 đề cập, để tạo ngẫu nhiên hoá cho liệu ta sử dụng mạch tạo chuỗi PRBS “1 + X14 + X15” với giá trị khởi tạo ‘100101010000000’, mạch tạo ghi dịch 14 bit kết hợp với ghi bit cổng XOR, mô tả Hình 4.6 Hình 4.6: Mơ tả thiết kế mạch PRBS Dữ liệu mang thông tin XOR với kết ngõ mạch tạo ngẫu nhiên hố PRBS, sau tiếp tục AND với tín hiệu điều khiển valid_1 để loại bỏ trường hợp 286/640 giá trị XOR với ngõ mạch PRBS tạo liệu không hợp lệ Tại phía đầu nhận lặp lại giống hồn tồn với phía đầu phát để khơi phục lại liệu ban đầu: A ^ B = C C ^ B = A Mơ hình thiết kế khối ngẫu nhiên hoá giải ngẫu nhiên hoá thể Hình 4.7 59 Chương 4: Thực hệ thống MIMO-OFDM SDM 2x2 FPGA Hình 4.7: Mạch thiết kế tạo giải giả ngẫu nhiên hoá 4.4 Bộ mã hoá kênh giải mã kênh 4.4.1 Bộ mã hoá kênh (khối Channel Encoder) Bộ mã hoá kênh chia thành phần: Mã hoá liệu sử dụng mã tích chập Đan xen khối Mã hố liệu nhằm khơi phục liệu bị lỗi truyền qua môi trường truyền, đan xen khối giúp tránh bit lỗi liên tục nhằm tăng cường cho giải mã tích chập vốn nhạy với lỗi chùm Hình 4.8: Cấu trúc mã hố kênh 4.4.1.1 Khối Convolutional Encoder Khối tạo mã tích chập xây dựng dựa vào khối có sẵn thư viện phần mền Synopsys với thông số: 60 Chương 4: Thực hệ thống MIMO-OFDM SDM 2x2 FPGA Bảng 4.2: Thơng số cấu hình mã hố Convolutional Code Tên thơng số Giá trị Ý nghĩa thông số Contraint length array Số delay sử dụng (K=L-1=6) Generator polymial [171 133] matric (octal) Vị trí (giữa liên kết khối delay) liệu XOR với Hai giá trị tương đương với tỉ lệ mã ½ (nếu khơng có puncture) 4.4.1.2 Khối Interleaver Hình 4.9: Mơ hình thiết kế khối Interleaver Gồm nhóm khối chính: Remove Pading: nhằm loại bỏ toàn giá trị symbol liệu, nhiên liệu nối tiếp liên tục nên khối có nhiệm vụ dồn tồn giá trị cuối ví dụ Hình 4.10 Hình 4.10: Nguyên tắc hoạt động khối Remove Pading Commutator: có nhiệm vụ chuyển liệu từ nối tiếp thành song song, tốc độ liệu ngõ gấp n lần liệu ngõ vào (với n số luồngg liệu song song) 61 Chương 4: Thực hệ thống MIMO-OFDM SDM 2x2 FPGA Interleaver: subsystem, bên nhiều khối chức khác nhằm thực đan xen khối, với lần đan xen tách rời công thức (3.1) (3.2) Do giới hạn nội dung, đề tài khơng trình bày sâu vào thiết kế chi tiết bên Decommutator: có nhiệm vụ chuyển liệu từ song song thành nối tiếp, tốc độ liệu ngõ chậm n lần liệu ngõ vào (với n số luồng liệu song song) Như tốc độ ngõ vào khối Commutator ngõ khối Decommutator không thay đổi Add Padding: chuyển liệu lại cấu trúc ban đầu Hình 4.11: Hình 4.11: Nguyên tắc hoạt động khối Add Pading 4.4.2 Bộ giải mã kênh (khối Channel Decoder) Hình 4.12: Cấu trúc giải mã kênh 4.4.2.1 Khối De-Interleaver Thực nhiệm vụ ngược lại khối đan xen với thiết kế hoàn toàn giống khác khối chức khối De-Interleaver nhằm thực giải đan xen lần cơng thức (3.3) Hình 4.13 trình bày mơ hình thiết kế khối Interleaver 62 Chương 4: Thực hệ thống MIMO-OFDM SDM 2x2 FPGA Hình 4.13: Mơ hình thiết kế khối Interleaver 4.4.2.2 Khối Viterbi Là khối giải mã nhân chập sử dụng thuật tốn Viterbi, khối có sẵn thư viện Synopsys Các thông số khối cấu sau: Bảng 4.3: Thơng số cấu hình giải mã Convolutional Code Thơng số Constraint length Generator (octal) polynomial Giá trị Số delay sử dụng (K=L-1=6) [171 133] Traceback depth 360 Decision type Hard decision Giải thích thơng số Vị trí (giữa liên kết khối delay) liệu XOR với Hai giá trị tương đương với tỉ lệ mã ½ (nếu khơng có puncture) Số bit hồi quy, lớn giải mã xác, nhiên tốn tài nguyên hệ thống Quyết định cứng 4.5 Bộ điều chế số giải điều chế số 4.5.1 Bộ điều chế số (khối Modulation) Trong thiết kế này, đề tài sử dụng điều chế 16 QAM phân bố theo mã Gray bit giá trị ngõ vào từ khối Channel Encoder ký hiệu b0, b1, b2 b3 Như để xác định điểm chòm QAM ta xét theo Bảng 4.4 63 Chương 4: Thực hệ thống MIMO-OFDM SDM 2x2 FPGA Bảng 4.4: phân bố giá trị chòm QAM theo mã Gray b3b2 I b1b0 Q 00 -3 00 -3 01 -1 01 -1 11 +1 11 +1 10 +3 10 +3 Để hoạt động theo Bảng 4.4 ta sử dụng cổng đảo, cổng XOR ghép giá trị (concat) Hình 4.17, trường hợp xác định Bảng 4.5: Bảng 4.5: Mô tả hoạt động điều chế QAM d0 (ngõ vào thứ 1) d1 (ngõ vào thứ 2) 0 Bit cao ~ d0 Bit d0 ^ d1 Bit thấp (=1) Số nhị phân Số thập phân 1 101 -3 1 1 111 -1 0 1 011 +3 1 0 001 +1 Hình 4.14: Cấu trúc khối điều chế số sử dụng phương pháp 16-QAM 64 Chương 4: Thực hệ thống MIMO-OFDM SDM 2x2 FPGA 4.5.2 Bộ giải điều chế số (khối De-Modulation) Hình 4.15: Cấu trúc khối giải điều chế số Do liệu qua kênh truyền chịu ảnh hưởng nhiễu làm liệu khơng cịn ban đầu phía phát Vì điểm thu chịm bị lệch pha khơng điểm ban đầu Vì vậy, để giải điều chế số, ta phải biết ngưỡng nhằm xác định giá trị thuộc điểm chòm QAM Các ngưỡng xác định số: 0, √ , - √ , Hình 4.16 Như dựa vào ngưỡng ta dễ dàng xác định vị trí xác giá trị Tuy nhiên tín hiệu bị ảnh hưởng nhiều kênh truyền dẫn đến vượt ngưỡng (lấn sang giá trị khác) giá trị bị sai giải điều chế Hình 4.16: Xác định ngưỡng (các đường chấm đỏ) giải điều chế QAM Trong thiết kế Hình 4.17, đề tài sử dụng khối so sánh với giá trị Constant tính sẵn để định ngưỡng nhằm giải điều chế cho tín hiệu ý tưởng đề cập 65 Chương 4: Thực hệ thống MIMO-OFDM SDM 2x2 FPGA Hình 4.17: Khối giải điều chế số 16-QAM 4.6 Bộ phân tập an-ten (khối De-MUX) Vì liệu ngõ khối Modulation luồngg đơn, nên để phân tập liệu an-ten ta sử dụng chuyển từ nối tiếp sang song song, với tín hiệu clk1 tín hiệu điều khiển Do liệu ngõ khối SP1 có tốc độ thấp liệu ngõ lần nên ta lấy mẫu xuống lần Hình 4.18: Nguyên tắc hoạt động phân tập an-ten 2x2 4.7 Bộ tạo symbol OFDM (khối OFDM Symbol) tách symbol OFDM (khối OFDM Data) 4.7.1 Bộ tạo symbol OFDM Bộ tạo symbol OFDM chia thành khối nhỏ với chức riêng Hình 4.19 66 Chương 4: Thực hệ thống MIMO-OFDM SDM 2x2 FPGA Khối Symbol OFDM: tạo symbol OFDM gồm 256 giá trị Khối IFFT: tạo tính trực giao symbol liệu Khối Add CP: thêm vào khoảng bảo vệ nhằm tránh tượng ISI ICI Hình 4.19: Cấu trúc chung ghép symbol OFDM 4.7.1.1 Khối Symbol OFDM (a) (b) Hình 4.20: Cấu trúc khối Symbol OFDM (a) Cấu trúc tổng quát (b) Cấu trúc chi tiết khối I_1 (I_2, Q_1, Q_2 tương tự) Luồng liệu ngõ vào gồm 180 giá trị tổng kích thước symbol 320, khối Symbol OFDM có nhiệm vụ chèn thêm 45 giá trị Zero, 31 giá trị Pilot, để nâng tổng kích thước lên thành 256 giá trị tổng 320 giá trị symbol Cấu trúc khối Symbol OFDM thể Hình 4.20a Trong đó, khối I_1, Q_1 thực giống nhau, khối I_1, Q_2 thực giống nhau, cặp khối đại diện cho an-ten, nên vị trí chèn pilot khác nhằm tạo điều kiện ước lượng kênh truyền phía đầu thu nói chương 67 Chương 4: Thực hệ thống MIMO-OFDM SDM 2x2 FPGA Cấu trúc chi tiết khối I_1, Q_1, I_1, Q_2 diễu tả Hình 4.20b Trong đó, khối Subsystem Register khối có chức ghi dịch nhiều ngõ ra, tổng cộng 31 ngõ ra, đại diện cho 31 pilot chèn thêm vào Ngõ khối Register vào MUX điều khiển tín hiệu điều khiển OFDM_con_1 (đối với I_1, Q_1) tín hiệu điều khiển OFDM_con_2 (đối với I_2, Q_2) Hình 4.21: Ví dụ nguyên tắc chèn giá trị pilot vào liệu Nguyên tắc hoạt động khối giải thích cách đơn giản Hình 4.21, hình ví dụ cách để chèn thêm pilot Để chèn pilot vị trí thứ (b), ta lấy tín hiệu ban đầu (a) dịch sang trái đơn vị, nói cách khác cho trễ đơn vị thời gian (c) sau dùng MUX để lựa chọn tín hiệu ngõ ra, đơn vị thời gian lấy ngõ giá trị (a), đơn vị thời gian thứ lấy giá trị Pilot, đơn vị thời gian lại lấy giá trị ngõ giá trị (c) Như với cách hoạt động trên, hệ thống chèn thành công giá trị pilot mà không gây ảnh hưởng đến liệu tồn 4.7.1.2 Khối IFFT (Hình 4.22) Khối IFFT có nhiệm vụ chuyển liệu từ miền tần số sang miền thời gian đồng thời tạo tính trực giao symbol liệu (256 symbol liệu symbol OFDM) 68 Chương 4: Thực hệ thống MIMO-OFDM SDM 2x2 FPGA Hình 4.22: Cấu trúc khối IFFT Khối IFFT khối có sẵn thư viện Synopsys, nhiên, có vấn đề khối IFFT 256 điểm tín hiệu ngõ bị trễ 522 đơn vị thời gian tính tốn, nhiên symbol OFDM lại liên tục (chỉ cách khoảng 64 giá trị dành cho việc chèn Cyclic Prefix) nên đề tài phải sử dụng IFFT tách rời để đảm bảo tính liên tục liệu Hình 4.23, liệu điều khiển tín hiệu sel (chọn, tách symbol cho khối IFFT khác nhau), en (xác định thông tin điều khiển enable cho khối IFFT), res (reset lại khối IFFT tín hiệu bắt đầu vào) Như luồng liệu vào tách thành luồng liệu khác với điều kiện tổng luồng liệu luồng liệu ban đầu Sau luồng qua khối IFFT riêng biệt để tạo tín hiệu miền thời gian trực giao Dữ liệu sau qua tính tốn IFFT cộng lại với để thành luồng liệu ban đầu, mơ tả hoạt động Hình 4.24 Hình 4.23: Mơ hình thiết kế khối IFFT 69 Chương 4: Thực hệ thống MIMO-OFDM SDM 2x2 FPGA Hình 4.24: Sơ đồ hoạt động khối IFFT1 4.7.1.3 Khối Add CP (Hình 4.25) (a) (b) Hình 4.25: Cấu trúc khối Add Cyclic Prefix (a) Mơ hình tổng qt (b) Thiết kế chi tiết khối Add CP 70 Chương 4: Thực hệ thống MIMO-OFDM SDM 2x2 FPGA Khối có nhiệm vụ chép 64 liệu cuối đem lên đầu nhằm tạo khoảng bảo vệ để tránh ảnh hưởng ISI ICI lên tín hiệu Về hoạt động, khối thực tương tự khối Symbol OFDM, sử dụng ghi Register MUX Hình 4.26 Hình 4.26: Giải thích ngun tắc hoạt động khối Add CP 4.7.2 Bộ tách symbol OFDM Hình 4.27: Cấu trúc tách OFDM Bộ tách OFDM gồm khối nhỏ, Remove CP, FFT De Symbol OFDM Khối Remove CP FFT thiết kết giống phía phát thay đổi khối chức năng, ví dụ thay khối IFFT khối FFT Đối với khối De Symbol OFDM có thêm chức năng, đồng thời với việc loại bỏ liệu vị trí thêm zero pilot phía phát xuất giá trị pilot ngõ Pilot_1 Pilot_2 để đưa vào khối ước lượng kênh truyền 71 Chương 4: Thực hệ thống MIMO-OFDM SDM 2x2 FPGA 4.8 Bộ giả lập kênh truyền (khối Channel) Hình 4.28: Bộ tạo nhiễu cho tín hiệu Tại này, liệu phát (in1, in2) cộng với nhiễu ngẫu nhiên phân bố theo hàm Rayleigh tạo hiệu ứng đa đường Đối với mơ hình kênh truyền TGn có đường, mơ hình SUI có đường, đường đại diện khối H1, H2, H3 Hình 4.29 Sau tín hiệu cộng lại kết hợp với nhiễu AWGN, kết thúc trình tạo nhiễu đưa liệu đến nhận Hình 4.29: Bộ nhiễu đường (1 tap) H11_1, H12_1, H21_1, H22_1 giá trị phức tạo hàm phân bố xác suất Gaussian Matlab nhân với liệu phát theo công thức (2.1) Các giá trị Delay Gain cấu hình phù hợp với tốc độ truyền môi trường 72 Chương 4: Thực hệ thống MIMO-OFDM SDM 2x2 FPGA kênh truyền xác định Bảng 3.3 sử dụng kênh truyền SUI1, thơng số Hình 3.20 sử dụng kênh truyền TGn-B 4.9 Bộ ước lượng kênh truyền (khối Estimation) Dữ liệu qua kênh truyền tác động mơi trường ảnh hưởng làm sai sót tăng giảm đáng kể so với giá trị ban đầu bên phát Đối với phạm vi liệu vừa phải (ta cho liệu nằm hai Pilot) giá trị tín hiệu bị biến đổi theo dạng đường thẳng Hình 4.30 Hình 4.30: Tín hiệu bị biến đổi qua đường truyền Nhìn vào trục tọa độ Oxy điểm cao Pilot (điểm A) có tọa độ A(0,y1), điểm cao Pilot thứ hai (điểm B) có tọa độ B(14,y2) Với y1, y2 giá trị liệu hai Pilot sau bị tác động kênh truyền Khi dễ dàng tính giá trị điểm từ x=1 đến x=14 theo công thức đường thẳng tổng quát: ( ) ( ) = ( ) ( ) (4.1) Đặt yi tín hiệu Pilot điểm thứ i y1 giá trị Pilot thứ y2 giá trị Pilot thứ hai từ cơng thức (4.1) suy ra: yi = y + ( ) (i=1,2,…, 14) (4.2) Vậy giá trị sau cân là: k’i = ki x ( ) (4.3) 73 Chương 4: Thực hệ thống MIMO-OFDM SDM 2x2 FPGA với k’: giá trị liệu sau cân k: giá trị liệu trước cân Pilot: giá trị chuẩn Pilot quy định từ trước i=1,2,…, 14 Bộ cân thiết kế Hình 4.31 Hình 4.31: Cấu trúc cân Trong đó, ngõ vào Pilot giá trị Pilot mà phía đầu nhận nhận được, Pilot nhận từ an-ten thứ đưa vào Estimation H11 Estimation H21 để ước lượng kênh truyền H11 H21, pilot nhận từ an-ten thứ hai đưa vào Estimation H12 Estimation H22 để ước lượng kênh truyền H12 H22 thực theo công thức (4.3) Ngõ khối Estimation kênh truyền mà hệ thống ước lượng thành công Bên khối Estimation Hxy, có cấu trúc Hình 4.32: Hình 4.32: Cấu trúc khối Estimation H11 74 Chương 4: Thực hệ thống MIMO-OFDM SDM 2x2 FPGA Trong khối này, khối Calculator thực nhiệm vụ tính giá trị nằm pilot theo công thức (4.3) Khối Remove pilot thực giống khối Giải điều chế symbol OFDM nhằm loại bỏ vị trí pilot zero để kích thước ngõ 180 giá trị liệu symbol 4.10 Bộ giải mã SDM (khối SDM decoder) Hình 4.33: Cấu trúc khối giải mã SDM Sau có hệ số kênh truyền nhờ khối ước lượng kênh, giải mã SDM (Hình 4.33) tính tốn hệ số WT theo cơng thức (2.25), nhân với liệu nhận để giải mã (tách phân tập) thành liệu ban đầu, sau liệu tiếp tục cho qua khối MUX nhằm chuyển luồng liệu an-ten thành luồng liệu bên phía phát Về việc tạo hệ số WT, hệ số kênh truyền H ước lượng cho vào khối WT có cấu trúc Hình 4.34 Hình 4.34: Cấu trúc khối tính hệ số WT 75 Chương 4: Thực hệ thống MIMO-OFDM SDM 2x2 FPGA Khối gồm subsystem thiết kế để thực phép toán ma trận (Lấy Hermitian, cộng ma trận, trừ ma trận, lấy đảo ma trận,…) để thực công thức (2.22) Trong thiết kế khối này, có thách thức tính tốn bị tràn bị giới hạn số bit (18 bit) đơn vị liệu, trường hợp xảy khối Inverse Matrix, cơng thức tính DET, phải chia cho số nhỏ nên kết giá trị lớn, vượt qua giới hạn 18 bit Để khắc phục vấn đề này, đề tài phải tạo khối cộng, trừ, nhân chia với khả xác định tràn, theo ý tưởng sau: Đầu tiên ta phải định dạng số (gọi số A) theo định dạng khác mang thông tin: trị tuyệt đối A, bit xác định âm/dương, số bit dịch phải (Hình 4.35) Số bit dịch phải có nghĩa là, giả sử trường hợp tính tốn bị tràn, ta chia số cho số khác sau thực phép tính Số bị chia chọn bội số 2, nhằm tạo thành phép dịch phải để tiết kiệm tài nguyên hệ thống Hình 4.35: Chuyển định dạng số thành định dạng mang thông tin: Số trị tuyệt đối, bit xác định âm/dương, số bit dịch trái Như vậy, mạch tính tốn thiết kế sau: Đối với mạch cộng: TH1: Nếu số có kích thước phần “bit dịch phải” khác nhau, số nhỏ (có bit dịch phải hơn) phải dịch phải số bit chênh lệch hai số trước tính tốn Trong trường hợp khơng bị tràn 76 Chương 4: Thực hệ thống MIMO-OFDM SDM 2x2 FPGA TH2: Nếu số có kích thước phần “bit dịch phải” nhau, có khả tràn (chỉ tràn bit) chia số cho (thực chất dịch phải bit) lưu lại phần “số bit dịch phải” sau thực phép cộng Hình 4.36: Cấu trúc mạch cộng chống tràn Đối với mạch trừ: thực tượng tự mạch cộng Hình 4.37: Cấu trúc mạch trừ chống tràn Đối với mạch nhân: có khả tràn bit, xác định tràn chia số cho giá trị (2 – dịch phải bit bit), cho giá trị dịch phải số sau cộng số bit tràn Sau chia, mạch thực phép nhân bình thường 77 Chương 4: Thực hệ thống MIMO-OFDM SDM 2x2 FPGA Hình 4.38: Cấu trúc mạch nhân chống tràn Đối với mạch chia: thiết kế tương tự mạch nhân Hình 4.39: Cấu trúc mạch chia chống tràn 78