Thiết kế kênh đo thông lượng nơtron sử dụng buồng ion hóa knk 3 tại lò phản ứng hạt nhân đà lạt

THÔNG TIN KHOA HỌC VÀ CÔNG NGHỆ HẠT NHÂN THIẾT KẾ KÊNH ĐO THÔNG LƯỢNG NƠTRON SỬ DỤNG BUỒNG ION HĨA KNK-3 TẠI LỊ PHẢN ỨNG HẠT NHÂN ĐÀ LẠT Kênh đo thông lượng nơtron thiết kế bao gồm buồng ion hóa (CIC) loại KNK-3 chứa Boron có bù trừ gamma, hoạt động chế độ dòng; biến đổi dòng điện thành tần số (I/F); khối đo kiểm sốt thơng lượng nơtron (FPGA-WR) Kênh đo cho phép đo kiểm sốt mật độ thơng lượng nơtron từ 1,0x106 đến 1,2x1010 n/cm2.s tương ứng với giá trị cơng suất lị từ 0,1 đến 120% cơng suất danh định 500 kW Khối đo kiểm soát dùng FPGA Artix-7 thuật tốn xử lý tín hiệu số để đo đạc tính tốn giá trị cơng suất, chu kỳ lị phản ứng hình thành tín hiệu cảnh báo, cố cơng suất chu kỳ Kênh đo kiểm tra tín hiệu mơ tần số lối vào sau thử nghiệm lị phản ứng để so sánh với kênh đo sử dụng khối đo kiểm sốt thơng lượng nơtron BPM-107R hệ điều khiển ASUZ-14R lò phản ứng hạt nhân Đà Lạt Kết so sánh cho thấy, kênh đo thiết kế đáp ứng đầy đủ yêu cầu độ xác giá trị cơng suất chu kỳ lò phản ứng đáp ứng tốt thời gian hình thành tín hiệu cố cơng suất chu kỳ Vì vậy, kênh đo sử dụng để thử nghiệm, nghiên cứu đào tạo khối đo kiểm soát FPGA-WR thay cho khối BPM-107R dải làm việc lò phản ứng hạt nhân Đà Lạt MỞ ĐẦU Trong hệ thống điều khiển bảo vệ (CPS) lò phản ứng hạt nhân, kênh đo kiểm sốt thơng lượng nơtron (NFME) đóng vai trị quan trọng việc xác định tham số công suất, chu kỳ, ngưỡng đặt cố, … để điều khiển bảo vệ lò phản ứng Mật độ thông lượng nơtron theo dõi thông qua công suất lị (P) khoảng thời gian mức cơng suất thay đổi biểu thị qua chu kỳ lò phản ứng (T) Từ năm 2007, hệ điều khiển tương tự (AKNP-5A) lò phản ứng hạt nhân Đà Lạt (LPƯĐL) thay hệ điều khiển dùng kỹ thuật số (ASUZ-14R), nguyên tắc hoạt động chức tuân thủ hệ cũ trước [1], cơng suất chu kỳ lị theo dõi ba kênh NFME độc lập để đưa tín hiệu thừa hành theo nguyên lý “chọn từ 3” Mỗi kênh có nhiệm vụ đo kiểm sốt mật độ thơng lượng nơtron từ 1,0×100 đến 1,2×1010 n/cm2.s chia làm dải: dải khởi động từ 1,0×100 đến 1,0×107 n/cm2.s dải làm việc từ 1,0×106 đến 1,2×1010 n/cm2.s [2] Với mục đích xây dựng thêm kênh đo độc lập với hệ điều khiển để phục vụ công tác thử nghiệm, nghiên cứu đào tạo, viết giới thiệu kênh đo kiểm sốt thơng lượng nơtron sử dụng buồng ion hóa KNK-3 ghép nối với khối thu nhận xử lý tín hiệu thiết kế dựa FPGA lọc dịch chuyển trung bình (MA) để tính tốn cơng suất chu kỳ lị phản ứng So sánh với khối xử lý trung tâm BPM-107R thiết kế sở vi xử lý 8-bit sử Số 67 - Tháng 6/2021 THÔNG TIN KHOA HỌC VÀ CÔNG NGHỆ HẠT NHÂN dụng cho hệ điều khiển LPƯĐL cho thấy, kết thử nghiệm thu tín hiệu mơ tín hiệu thực từ lò phản ứng tương đồng tham số cơng suất, chu kỳ lị phản ứng thời gian hình thành tín hiệu cố công suất chu kỳ dải làm việc Vì vậy, khối đo kiểm sốt thơng lượng nơtron FPGA-WR với thuật tốn xử lý tín hiệu số thay cho khối xử lý trung tâm BPM-107R thuộc kênh đo NFME để kiểm sốt lị phản ứng dải làm việc với cấu hình thiết kế mở rộng dải khởi động hệ điều khiển bảo vệ lị phản ứng hạt nhân Đà Lạt Khi đó, ghép nối với hệ điều khiển, tín hiệu cố công suất chu kỳ đưa đến hệ thừa hành để đưa lò trạng thái tới hạn việc thả rơi hấp thụ nơtron vào vùng hoạt PHƯƠNG PHÁP VÀ THIẾT KẾ 2.1 Phương pháp xác định giá trị công suất chu kỳ lị phản ứng Buồng ion hóa KNK-3 chứa Boron, để ghi nhận nơtron có khả bù trừ gamma, sử dụng cho dải lượng hệ điều khiển tương tự AKNP-5A Buồng đặt kênh khơ kín nước nằm phía ngồi vùng hoạt, với thơng lượng nơtron vị trí đặt buồng nhỏ đến bậc so với thông lượng trung tâm vùng hoạt lò phản ứng Dòng điện lối KNK-3 tỷ lệ với mật độ thơng lượng nơtron vị trí đặt buồng Tín hiệu dòng từ lối buồng biến đổi thành tần số FWR, sau đưa đến khối đo kiểm sốt cơng suất FPGA-WR, nên cơng suất lị phản ứng hạt nhân Đà Lạt dải làm việc tính theo cơng thức (1): Cơng suất lị phản ứng hạt nhân thay đổi tuân theo quy luật hàm e mũ theo thời gian hàm (2): P(t) = P0 × et/T (2) Chu kỳ lị phản ứng hạt nhân T định nghĩa khoảng thời gian mà mật độ thơng lượng nơtron (cơng suất lị) tăng lên giảm e lần (e = 2,718) Vì tần số lối từ biến đổi I/F tỷ lệ với cơng suất lị, từ (2) ta xác định chu kỳ T biểu thức (3) [3] (3) Trong Fk-1, Fk thứ tự (k-1) k trình lấy mẫu tần số từ lối biến đổi I/F, ∆t thời gian lấy mẫu Từ mẫu số (3) cho thấy xu hướng tăng (chu kỳ dương) xu hướng giảm (chu kỳ âm) cơng suất, mà tính tốn giá trị chu kỳ lớn 999 giây xem vơ Trong thực tế, q trình vật lý lị phản ứng phản ánh thơng qua tín hiệu từ biến đổi, đặc biệt thăng giáng lớn thường xảy số đếm thấp nên lọc dịch chuyển trung bình (MA) sử dụng để xác định giá trị thực Bộ lọc MA hoạt động lọc tần số hữu hạn, sử dụng để xác định xu hướng tăng giảm cơng suất hay chu kỳ lị phản ứng Khi thực phép tốn lấy trung bình, giá trị tần số hành cập nhật đến mảng liệu giá trị tần số cũ bị loại bỏ theo công thức (4): (4) Trong giá trị trung bình hành, giá trị trung bình trước đó, tần số hành, tần số vị trí thứ n, với n số điểm lấy trung bình Giá trị n thay đổi trình hoạt động PWR = KWR × FWR × 10-3 (1) tùy theo mức độ thăng giáng giá trị tần số lấy mẫu hành, ưu điểm kỹ thuật xử lý Trong PWR cơng suất lị phản ứng, KWR hệ tín hiệu số FPGA so với kỹ thuật sử dụng vi xử số nhân lý với chu trình làm việc định trước Số 67 - Tháng 6/2021 THÔNG TIN KHOA HỌC VÀ CƠNG NGHỆ HẠT NHÂN 2.2 Bộ biến đổi dịng điện thành tần số (I/F) giá trị cơng suất lị dải làm việc tính theo cơng thức (5) ghép nối với buồng ion Bộ biến đổi thiết kế dựa nguyên lý nạp hóa KNK-3 xả tụ điện thơng qua mạch tích phân Mạch biến đổi hiệu chỉnh với dòng điện vào PWR = 2,13 ì FWR ì 10-3 (5) 300 àA ứng với tần số 50 kHz Trên sở số liệu 2.3 Khối đo kiểm sốt thơng lượng nơtron thực nghiệm lò phản ứng hạt nhân Đà Lạt với FPGA-WR dải công suất từ 0,1 đến 100%, hệ số nhân xác định KWR = 2,13 theo cơng thức (1) Theo đó, Khối đo thơng lượng nơtron dải làm việc (Working Range) hình Hình Sơ đồ khối khối đo kiểm sốt thơng lượng nơtron FPGA-WR Khối đo kiểm sốt thơng lượng nơtron KẾT QUẢ THỰC NGHIỆM VÀ BÌNH LUẬN thiết kế dựa vi mạch XC7A100T- 1FGG484C 3.1 Thử nghiệm khối FPGA-WR khối mô với tần số làm việc 50 MHz Xung lối từ tín hiệu biến đổi I/F lấy mẫu qua khối đếm 32 bit, thời gian lấy mẫu 20 ms để tính số đếm Khối mơ cơng suất chu kỳ lị PGT-17R giây (cps) Số đếm qua lọc MA Cơng ty JSC SNIIP SYSTEMATOM, Liên bang để tính cơng suất theo biểu thức (5) tính chu Nga sản xuất dùng để kiểm tra hoạt động kỳ theo biểu thức (3), với hệ số lọc n tự động khối đo kiểm sốt thơng lượng nơtron thay đổi theo tần số lối vào Các giá trị công suất Khối PGT-17R cho phép mô tín hiệu chu chu kỳ so sánh với giá trị ngưỡng để kỳ lò phản ứng, tức tần số thay đổi theo quy hình thành tín hiệu cảnh báo cố cơng luật hàm e mũ theo công thức (2) Tần số khởi tạo ban đầu tần số kết thúc cho phép dải từ suất chu kỳ để bảo vệ lò phản ứng Hz đến 50 kHz tương ứng Hình Sơ đồ khảo sát đo cơng suất chu kỳ lị dùng khối mơ PGT-17R Số 67 - Tháng 6/2021 THÔNG TIN KHOA HỌC VÀ CÔNG NGHỆ HẠT NHÂN đầu 10 Hz tần số kết thúc 50 kHz Tín hiệu đưa đồng thời đến khối BPM-107R hệ điều khiển ASUZ-14R khối FPGA-WR thiết kế dựa FPGA Artix-7-XC7A100T-1FGG484C hãng Xilinx, sử dụng lọc theo công thức (4) Các giá trị công suất chu kỳ ghi nhận lưu trữ máy tính qua phần mềm Terminal v1.9b Hình Kết đo cơng suất chu kỳ lị sử dụng khối mơ PGT-17R Kết thử nghiệm thu Hình cho thấy, khối đo kiểm soát FPGA-WR BPM-107R xác định giá trị công suất chu kỳ tương đương Sơ đồ bố trí thử nghiệm Hình 2, tần số phát 3.2 Thử nghiệm khối FPGA-WR lò phản với chu kỳ tăng 20 giây, tần số phát khởi tạo ban ứng hạt nhân Đà Lạt Hình Sơ đồ bố trí thử nghiệm khối FPGA-WR với buồng ion hóa KNK-3 107R FPGA-WR, giá trị công suất P chu kỳ T đưa đến máy tính để lưu trữ Thực lên cơng suất lị phản ứng để kiểm tra giá trị tính tốn cơng suất chu kỳ lò khối thử nghiệm Kết Hình Hình Kết khảo sát cơng suất chu kỳ lị từ 0,5% đến 80% (Hình Hình 6) lị phản ứng hạt nhân Đà Lạt khối FPGA-WR BPM-107R cho giá trị tương đồng toàn dải làm việc Hình Kết đo cơng suất chu kỳ dải cơng suất lị từ 0,5 đến 50% Từ kết đo công suất chu kỳ tín hiệu mơ (Hình 3) tín hiệu thực từ Mật độ thông lượng nơtron ghi nhận thơng thơng lượng nơtron lị phản ứng (các Hình qua buồng ion hóa KNK-3 ghép nối với biến 6) cho thấy, với cấu hình thiết kế tại, đổi I/F đưa đồng thời đến khối BPM- giá trị đo công suất chu kỳ khối FPGA-WR Số 67 - Tháng 6/2021 THÔNG TIN KHOA HỌC VÀ CÔNG NGHỆ HẠT NHÂN dải làm việc lò phản ứng hạt nhân Đà Lạt hoàn toàn tương đương với giá trị đo khối nhập BPM-107R với sai số đo ước tính 5% Hình Kết đo cơng suất chu kỳ dải cơng suất lị từ 50% đến 80% 3.3 Kiểm tra khả đáp ứng khối FPGA hình thành tín hiệu cố cơng suất chu kỳ lị phản ứng Khả đáp ứng nhanh khối xử lý tín hiệu tình cố để dập tắt phản ứng dây chuyền thông số quan trọng hệ điều khiển Sơ đồ kiểm tra việc hình thành tín hiệu cố cơng suất chu kỳ lị phản ứng Hình Sử dụng khối mơ phát tần số PGT-17R để kiểm tra thời gian hình thành tín cố cơng suất P chu kỳ T khối đo kiểm sốt thơng lượng nơtron BPM-107R FPGAWR Ngưỡng công suất thiết lập qua đặt ngưỡng BKC-73R hệ điều khiển ASUZ-14R, cịn ngưỡng chu kỳ thiết lập thơng qua bàn phím với T = 20 giây Thời gian hình thành xác định từ lúc nhấn phím Start để phát Hình Sơ đồ bố trí thử nghiệm đo thời gian hình thành tín hiệu cố cơng suất chu kỳ lị Bảng Thời gian hình thành tín hiệu cố cơng suất khối BPM-107R FPGA-WR Số 67 - Tháng 6/2021 THÔNG TIN KHOA HỌC VÀ CÔNG NGHỆ HẠT NHÂN xung đến lúc khối đo kiểm soát xác định giá trị chu kỳ nhỏ 20 giây công suất vượt 10% mức đặt Khoảng thời gian đo dao động ký TBS1202B hãng TEKTRONIX Các giá trị đặt công suất chu kỳ lị tham khảo Báo cáo phân tích an tồn Lị phản ứng hạt nhân Đà Lạt (SAR-2012) gian hình thành khối FPGA-WR nhỏ ổn định khoảng 0,05 giây cách lấy mẫu với tần suất 20 ms xử lý song song phần cứng FPGA, khối BPM-107R có thăng giáng khoảng rộng từ 0,05 đến 0,09 giây chu trình lấy mẫu xử lý tín hiệu thực theo chu trình làm việc vi điều khiển Kết thời gian hình Thời gian hình thành tín hiệu cố công suất thành khối FPGA-WR đáp ứng tốt yêu cầu (hay thời gian đáp ứng) khối đo kiểm soát hệ điều khiển ASUZ-14R thời gian khởi thông lượng nơtron thời gian từ có tăng phát tín hiệu bảo vệ cố cơng suất lị cơng suất lị (tần số lối vào) cao mức cơng dải làm việc không lớn 0,5 ± 0,02 giây [6] suất đặt 10% xuất tín hiệu cố công suất EMR-P lối Kết đo Thời gian đáp ứng tín hiệu cố chu kỳ trình bày Bảng tăng nhanh (EMR-T) dải làm việc mô với chu kỳ lò 10 giây 20 giây mức đặt Kết thử nghiệm Bảng cho thấy thời ngưỡng cố 20 giây Bảng Thời gian hình thành tín hiệu cố chu kỳ khối BPM-107R FPGA-WR Kết thử nghiệm Bảng cho thấy thời gian hình thành tín hiệu chu kỳ khối FPGAWR đa phần nhỏ so với khối BPM-107R Thời gian hình thành tín hiệu cố chu kỳ khối FPGA-WR lựa chọn theo dải tần số lối vào, hệ số lọc MA để phù hợp với khối BPM107R mức độ thăng giáng tín hiệu lối từ lị phản ứng Kết thời gian hình thành khối FPGA-WR đáp ứng tốt yêu cầu hệ điều khiển ASUZ-14R thời gian hình thành tín hiệu cố chu kỳ khơng lớn 45 ÷ 4,5 giây [6] WR sở công nghệ FPGA kỹ thuật xử lý tín hiệu số sử dụng lọc MA phát triển, ghép nối với buồng ion hóa KNK-3 mạch biến đổi dịng – tần số để đo cơng suất chu kỳ lị phản ứng hạt nhân Đà Lạt dải từ 0,1 đến 120% công suất danh định Kết thử nghiệm dùng khối mơ tín hiệu lối vào PGT-17R với tín hiệu thực từ lị phản ứng so sánh với khối xử lý trung tâm BPM-107R hệ điều khiển ASUZ-14R Cụ thể là: Các thông số cơng suất, chu kỳ lị phản ứng thu từ khối tương đồng nhau; Thời gian đáp ứng với tín hiệu cố cơng suất khối KẾT LUẬN FPGA-WR ổn định 0,05 giây nhỏ so Khối đo kiểm soát thông lượng nơtron FPGA- với khối BPM-107R dao động khoảng 0,05 Số 67 - Tháng 6/2021 THÔNG TIN KHOA HỌC VÀ CÔNG NGHỆ HẠT NHÂN đến 0,09 giây khả uyển chuyển khối tection System ASUZ-14R of Dalat Nuclear ReFPGA-WR việc thay đổi tần suất lấy mẫu search Reactor, Passport RUNK.506319.004 PSvà xử lý song song kết hợp phần cứng FPGA E, Chief Designer А А Zaikin, 2006 xử lý tín hiệu số; Thời gian đáp ứng với tín hiệu cố chu kỳ khối tương đồng nằm giải 27 đến 4,5 giây Các giá trị thời gian đáp ứng với tín hiệu sứ cố công suất chu kỳ khối FPGA-WR thiết kế đáp ứng tốt với yêu cầu thời gian đáp ứng hệ điều khiển ASUZ-14R nhập [6] Kết thu cho phép kết luận sử dụng kênh đo thơng lượng nơtron độc lập với khối đo kiểm sốt thơng lượng nơtron FPGA-WR kết nối với buồng ion hóa KNK-3 để phục vụ mục đích thử nghiệm, nghiên cứu đào tạo với cấu hình thiết kế thay cho khối BPM-107R hoạt động dải làm việc lò phản ứng hạt nhân Đà Lạt Võ Văn Tài, Nguyễn Văn Kiên, Nguyễn Nhị Điền cộng Viện Nghiên cứu hạt nhân TÀI LIỆU THAM KHẢO [1] Complex of Equipment for Control and Protection System ASUZ-14R of Dalat Nuclear Research Reactor, Operating Manual RUNK.506319.004 RE-E, Chief Designer А А Zaikin, 2006 [2] Huasheng Xiong, Duo Li, Nuclear reactor doubling time calculation using FIR filter, Energy Procedia 39 ( 2013 ) – 11 [3] A digital nuclear reactor control system, E P Gytfopoulos, P M Coble, 1960 [4] “Moving average” https://en.wikipedia.org/ wiki/Moving_average [5] The Scientist and Engineer’s Guide to Digital Signal Processing, by Steven W Smith, Chapter 15 “Moving average filters” pp 277-284, https:// dspguide.com [6] Complex of Equipment for Control and Pro- Số 67 - Tháng 6/2021 ... đáp ứng hệ điều khiển ASUZ-14R nhập [6] Kết thu cho phép kết luận sử dụng kênh đo thông lượng nơtron độc lập với khối đo kiểm sốt thơng lượng nơtron FPGA-WR kết nối với buồng ion hóa KNK- 3 để... hiệu số sử dụng lọc MA phát triển, ghép nối với buồng ion hóa KNK- 3 mạch biến đổi dịng – tần số để đo cơng suất chu kỳ lò phản ứng hạt nhân Đà Lạt dải từ 0,1 đến 120% công suất danh định Kết thử... Hình Kết đo công suất chu kỳ dải công suất lị từ 0,5 đến 50% Từ kết đo cơng suất chu kỳ tín hiệu mơ (Hình 3) tín hiệu thực từ Mật độ thơng lượng nơtron ghi nhận thông thông lượng nơtron lị phản ứng