14(2) 2 2016 Mở đầu CR đang là một trong những xu hướng phát triển đầy hứa hẹn trong lĩnh vực thông tin liên lạc vô tuyến thông minh thế hệ mới Một trong những đặc điểm chính của CR là khả năng thích[.]
Giải pháp tái cấu hình cho tổ hợp tần số công nghệ CMOS thiết bị thông tin vô tuyến nhận thức Vũ Lê Hà*, Trần Việt Hải, Lưu Thị Thu Hồng, Phan Hồng Minh Viện Điện tử, Viện Khoa học Cơng nghệ Qn sự, Bộ Quốc phịng Ngày nhận 1.7.2015, ngày chuyển phản biện 13.7.2015, ngày nhận phản biện 17.8.2015, ngày chấp nhận đăng 24.8.2015 Bài báo đề xuất giải pháp tái cấu hình cho tổ hợp tần số (THTS) có cấu trúc lai DDS (Direct Digital Synthesizer) với PLL (Phase Locked Loop) Trong đó, khối DDS thực thi FPGA (Field Programmable Gate Array), tạo tần số tham chiếu cho khối PLL; khối PLL sử dụng cơng nghệ CMOS, có khả tái cấu hình để tăng tốc độ điều hưởng, khơng cần sử dụng phát khóa điều khiển phần mềm Giải pháp cho phép THTS hoạt động chế độ khác nhau, từ tối ưu tốc độ điều hưởng, lượng tiêu thụ công suất tiêu thụ trung bình Bộ PLL sử dụng mơ hình thiết bị thông tin vô tuyến nhận thức (Cognitive Radio - CR) thực chức cảm nhận phổ Từ khóa: cảm nhận phổ, DDS, điều hưởng nhanh, PLL, tiết kiệm lượng, vô tuyến nhận thức Chỉ số phân loại 1.2 Mở đầu A reconfiguration solution for CMOS frequency synthesizer in cognitive radio devices Summary This article proposes a reconfiguration solution for CMOS frequency synthesizer with a hybrid architecture which is a combination of a DDS and a PLL The DDS is implemented in FPGA platform functioning a referrence frequency for the PLL The PLL is designed using CMOS technology, and is reconfigurable to accelerate tuning speed Instead of employing a hardwarebased lock detector, a software algorithm is used to determine the switching time and to optimize the tuning speed, consumption energy or average power This PLL is used in cognitive radio for spectrum sensing function Keywords: cognitive radio, DDS, energy saving, fast tuning, PLL, spectrum sensing Classification number 1.2 CR xu hướng phát triển đầy hứa hẹn lĩnh vực thông tin liên lạc vô tuyến thông minh hệ Một đặc điểm CR khả thích nghi với môi trường xung quanh, nơi mà tham số tần số, công suất tiêu thụ, phương thức điều chế, băng thơng thay đổi phụ thuộc vào mơi trường, tình người dùng, điều kiện mạng vơ tuyến, vị trí địa lý CR hoạt động theo chu trình khép kín thích nghi gọi chu kỳ nhận thức (cognitive cycle) [1] Trong chu kỳ nhận thức này, cảm nhận phổ (spectrum sensing) chức quan trọng Trong cơng bố trước [2], tác giả đề xuất mơ hình cảm nhận phổ băng rộng tốc độ nhanh cho CR Trong mơ hình đề xuất này, PLL có nhiệm vụ tạo tần số dao động ngoại sai để đưa tín hiệu vơ tuyến từ cao tần băng gốc tuyến thu cảm nhận phổ Tốc độ khóa tần số PLL tham số ảnh hưởng lớn tới thời gian cảm nhận phổ tổng thể hệ thống, đặc biệt hệ thống thu dải rộng Bên cạnh đó, ngữ cảnh CR, vấn đề tiết kiệm lượng tiêu thụ trở nên quan trọng [3] Các khối chức nói chung hay PLL nói riêng CR cần phải có khả tái cấu hình tham số hoạt động để tối ưu hóa hoạt động chung CR [4] Bài báo đề xuất mơ hình PLL bậc kiểu bơm điện tích (Charge Pump - CP) tái cấu hình, hoạt động chế độ khác nhau: (i) khóa tần số nhanh, (ii) tiết kiệm lượng, (iii) giới hạn công suất tiêu thụ đỉnh *Tác giả liên hệ: Tel: 0983250175, Email: vulehuongha@yahoo.com 4(2) 2.2016 Bộ PLL điều hưởng nhanh tiết kiệm lượng Kỹ thuật khóa nhanh tổ hợp tần số cần thiết hệ thống thơng tin liên lạc đại, ví dụ hệ thống di động tế bào số, hệ thu vô tuyến xe hay hệ thống nhảy tần Kỹ thuật chia thành dạng: kỹ thuật dịch băng thơng lọc vịng (Loop Filter - LF) kỹ thuật tiền điều hưởng VCO, kỹ thuật dịch băng thông LF phổ biến Ý tưởng chế dịch băng thông sử dụng băng thông LF lớn trình điều hưởng để tăng tốc độ khóa, dịch băng thông LF tới giá trị nhỏ sau tần số đầu PLL khóa để giữ ổn định tần số [5-12] Trong phương pháp này, chế phát khóa thực cấu trúc mạch điện tử, phổ biến mạch phát khóa (Lock Detector - LD) Việc có thêm mạch LD làm tăng độ phức tạp thiết kế, đồng thời tăng dòng tiêu thụ tổng thể PLL Một vấn đề nảy sinh việc sử dụng LD vấn đề phát giả, LD phát sai tạp âm hài bậc cao tạo từ tín hiệu so sánh đầu vào Khi việc sử dụng trạng thái đầu LD để điều khiển chuyển khóa bị sai Một số báo đề cập đến vấn đề chuyển mạch phần mềm [13, 14], khơng có tính tốn tham số cụ thể Đối với việc tính tốn thời gian khóa để thực chuyển mạch thời điểm phần mềm, chưa có cơng bố chi tiết Như phân tích xu hướng phát triển CR, bên cạnh mục tiêu sử dụng tài nguyên phổ tần số cách hiệu quả, vấn đề tiết kiệm lượng tiêu thụ cho CR quan trọng, đặc biệt thiết bị cầm tay sử dụng pin Đối với khối điện tử tương tự, cần phải có khả tái cấu hình để hoạt động hai chế độ khác nhau: chế độ hiệu thực thi cao, chế độ tiết kiệm lượng [4] Các phương pháp tiếp cận giải tốn tiết kiệm lượng phân chia thành hai xu hướng: (i) tối ưu thời điểm thiết kế giải pháp thiết kế mạch công nghệ chế tạo IC để giảm thiểu mức tiêu thụ lượng, (ii) tối ưu hệ thống hoạt động thuật toán phần mềm điều khiển tái cấu hình Các nghiên cứu tập trung nhiều vào khuếch đại công suất, thường khối tiêu thụ lượng lớn thiết bị thu phát vô tuyến [15-17] Đối với PLL, nghiên cứu cho toán tiết kiệm lượng tập trung vào vấn đề thiết kế chip, thiết kế mạch quản lý nguồn cho PLL [18], thiết kế PLL dải rộng 4(2) 2.2016 công suất tiêu thụ thấp [19, 20] Các nghiên cứu PLL tái cấu trình bày tập trung giải toán tăng tốc độ khóa Chưa thấy có nghiên cứu PLL tái cấu hình giải hai mục tiêu tăng tốc độ khóa tiết kiệm lượng Đây mục tiêu PLL đề xuất giải Giải pháp tái cấu hình cho THTS DDS THTS tái cấu hình Khi tần số tham chiếu đầu vào PLL fref, với hệ số chia N nguyên, tần số đầu PLL đạt trạng thái khóa f out = Nf ref Công thức cho thấy độ phân giải tần số đầu tần số tham chiếu fref Nếu tần số tham chiếu nhỏ (với mong muốn để đạt độ phân giải tần số đầu tốt), băng thơng lọc vịng cần phải nhỏ, dẫn đến thời gian khóa tần số kéo dài Ngược lại, fref q lớn khơng đảm bảo độ phân giải tần số để điều hưởng tới toàn kênh tần (nếu băng thông kênh nhỏ) Giả sử PLL hệ số chia phản hồi N = 4, với tần số tham chiếu fref = 20 MHz, tần số đầu fout quanh giá trị N có là: Bảng 1: tần số PLL với hệ số N nguyên fref cố định fref (MHz) N fout (MHz) 20 20 20 40 20 60 20 80 Giả sử băng thông kênh thông tin dải tần làm việc (từ DC đến 80 MHz) MHz, tức có 160 kênh, hiển nhiên cấu trúc THTS áp dụng được, độ phân dải tần số đầu 20 MHz Một giải pháp để vượt qua vấn đề sử dụng DDS làm tần số tham chiếu cho PLL Bộ DDS tạo tần số dải tần từ DC đến fclock/2, fclock tần số xung nhịp đầu vào DDS, với độ phân dải tần số nhỏ, fclock/(2*2N) (N số bit ghi tích lũy pha) Ví dụ: với tần số fclk 100 MHz ghi tích lũy pha 32 bit, độ phân giải tần số đầu DDS đạt 0,023 Hz Để tăng độ phân giải tần số PLL, cho đầu đạt tần số cách 200 kHz, điều chỉnh tần số fref tương ứng với N Để giữ N đủ nhỏ, chọn N = Gọi n số thứ tự kênh thông tin băng tần, tần số làm việc kênh n fn = n*0,2 (MHz) Để đạt fout = fn, cần tần số tham chiếu fref là: = f ref f= 0, 2* n / N out / N Với N = 2, giả sử n = 201 có fref = 20,1 MHz Cấu hình lại DDS giá trị mới, đạt tần số đầu mong muốn Vấn đề thứ hai PLL hệ số N nguyên N thay đổi, tạp âm từ tách sóng pha - tần số (PFD - Phase Frequency Detector) thay đổi với hệ số 20log2N Như vậy, việc giữ hệ số N nhỏ cần thiết để đảm bảo mức tạp âm mạch không lớn Đương nhiên N nhỏ đồng nghĩa với giới hạn tần số fout bị hạn chế PLL tổ hợp tần số tái cấu hình Bộ PLL đề xuất dựa tảng PLL dạng bơm điện tích CP kinh điển, có điểm mới: (i) CP-PFD lọc vịng cấu hình động q trình đưa PLL trạng thái khóa tần số; (ii) PLL không sử dụng PD phần cứng để giảm lượng tiêu thụ; (iii) thuật tốn điều khiển khối chức tái cấu hình (CP-FPD, LF) để tối ưu hóa tham số: tốc độ khóa, lượng tiêu thụ nguồn cung cấp, cơng suất đỉnh Sơ đồ mơ hình PLL hình a) Hình 2: mơ hình PLL đề xuất, cấu hình động FPD LF Bộ PLL thiết kế sử dụng công nghệ CMOS Sơ đồ nguyên lý PLL hình b) c) Hình 1: nhiễu tăng lên hệ số chia N tăng Hình mơ tả PLL tạo tần số 100 MHz cách: (a) sử dụng tần số tham chiếu 50 MHz chia N 2; (b) sử dụng tần số tham chiếu 25 MHz chia N 4; (c) sử dụng tần số tham chiếu 6,25 MHz chia N 16, phổ tín hiệu cho thấy nhiễu PLL tăng lên hệ số chia N tăng Nhiễu (tạp âm pha) (a) khoảng -30 dB, với tín hiệu -12 dB, tốt so với phổ (b) (c) Vì việc giữ hệ số N nhỏ thay đổi tần số tham chiếu đạt tần số đầu so với sử dụng chia hệ số N lớn 4(2) 2.2016 Hình 3: sơ đồ nguyên lý PLL công nghệ CMOS Với mơ hình này, tham số đặc trưng PLL bao gồm [21]: hệ số khuếch đại PFD: K PD = I CP / 2π (ampe/radian), ICP dịng điện đầu bơm điện tích (CP), nạp vào tụ điện lọc vòng thụ động (LF), với Cz Rz tụ điện điện trở xác định điểm zero CP tụ điện xác định điểm cực LF Tần số tự nhiên PLL: wn = I CP KVCO (radian) Hệ số tắt dần: 2π NCZ ζ = I K Rz C z CP VCO Tần số cắt PLL: 2π NCZ wc = I CP KVCO Rz CZ Thời gian kéo vào trạng 2π N CZ + CP thái khóa tương ứng với độ lệch tần số Dw = 2πDf đầu vào tách sóng pha - tần số: 2C z Dw 4π C z Df = Tpull −in = (giây) Thời gian khóa: I CP KVCO I CP KVCO Tlock = 2π wn (giây), đó: N hệ số chia chia phản hồi; KVCO (radian/giây).V hệ số khuếch đại VCO Trong PLL, điện trở Rz lọc vịng dịng ICP khối bơm điện tích điều khiển đồng để đảm bảo: (a) hệ số ζ giữ số để giữ ổn định cho PLL Như vậy, phải chọn Rz để Rz I CP số; (b) tần số wn đặt với trị số lớn giai giá trị tối ưu chế độ hoạt động khác nhau: (i) hiệu cao: ưu tiên tốc độ khóa nhanh, khơng có ràng buộc lượng tiêu thụ, thời gian điều hưởng nhanh có thể, TPLL_tune_opt (ii) tiết kiệm lượng: điểm làm việc mà lượng tiêu thụ tối thiểu trình điều hưởng, EPLL_min; (iii) giới hạn công suất tiêu thụ đỉnh: công suất tiêu thụ điều hưởng không vượt giá trị PPLL_limit đặt trước Để giải toán này, cần xác định mối liên hệ tham số T, E P với dòng bơm điện tích ICP Gọi PPLL cơng suất tiêu thụ tức thời mạch PLL Hàm quan hệ PPLL dòng ICP PPLL = f1 ( I CP , ) Với cấu trúc PLL dạng bơm điện tích, cơng suất tiêu thụ trung bình PLL tổng công suất tiêu thụ mạch tạo nguồn dịng (PCP) cơng suất tiêu thụ mạch khác (Pothers) Nguồn dòng ICP tạo ổn định với điện áp nguồn VDD cố định, PCP hàm bậc với đối số ICP, vậy: PPLL =PCP + Pothers = aI CP + b (1) Trong đó, a b hai hệ số cố định mạch PLL cụ thể Việc xác định giá trị hai hệ số thực mô cho cấu trúc mạch khác Từ (1) có: I CP = PPLL − b Vì thời a đoạn điều hưởng để tăng tốc độ khóa, giảm nhỏ giai đoạn đạt khóa để giữ ổn định tần số đầu Để phát thời điểm khóa chế độ tăng tốc gian khóa T = 2π / w w = I K / (2π NC ) , lock n n CP VCO Z chuyển chế độ giữ ổn định, thay sử dụng phát khóa LD mơ hình phổ biến nay, nên mối quan hệ T I là: lock cp PLL điều khiển thuật toán phần mềm Thời gian điều hưởng tính tốn lưu= Tlock 2= π / ICP KVCO / ( 2π NCZ ) 8π NCZ / KVCO 1/ ICP (2) nhớ Thời gian điều hưởng chuyển tần PLL Có thể thấy, với hệ số Kvco cố định, để đạt khoảng thời gian PLL cần thực để kéo tần số thời gian điều hưởng nhanh cần dịng Icp lớn Tuy nhiên, có hai nhược điểm tăng dòng I : (a) tần dao động đầu vào dải khóa, sau thực cp số tự nhiên wn tăng, dẫn đến băng thơng lọc vịng khóa, nên: = TPLL _ tune TPLL _ pull −in + TPLL _ lock , đó: tăng lên, kết nhiễu, tạp độ ổn định PLL tăng lên; (b) dịng Icp tăng đồng nghĩa với cơng suất tiêu thụ mạch tăng lên Đối với PLL khóa nhanh theo ngun lý dịch băng thơng LF, dịng ICP đặt giá trị dải động [ICP_min, ICP_max] Bộ PLL đề xuất hoạt động với mục tiêu xác định điểm làm việc dòng ICP để đạt TPLL_tune thời gian điều hưởng, TPLL_pull-in thời gian kéo vào, TPLL_lock thời gian khóa Từ đó, mối liên hệ tham số cơng suất tiêu thụ tức thời PPLL, độ lệch tần số đầu vào Dw thời gian điều hưởng là: 4(2) 2.2016 TPLL _ tune = TPLL _ pull −in + TPLL _ lock =4π Cz Df / ( ICP KVCO ) + 8π NCZ / KVCO 1/ ICP (3) Vậy: aCz Df aNCZ = + TPLL _ tune 4π (4) ( PPLL − b ) KVCO − K P b ( ) VCO PLL Công thức (4) công thức tổng qt tính tốn thời gian TPLL_tune phù hợp để chuyển PLL từ giai đoạn kéo khóa tần số nhanh sang giai đoạn giữ ổn định tần số sau khóa Như vậy, để đạt tới trạng thái khóa làm việc chế độ khóa nhanh, lượng tiêu thụ mạch PLL là: lượng tiêu thụ EPLL_fast thời gian tăng tốc theo (5), đường đặc tính hoạt động tổng quát cho tham số T, P, E có hình dạng hình Từ đó, chúng tơi đề xuất phương pháp chọn điểm làm việc cho PLL (mà chất chọn điểm làm việc cho dòng ICP) sau: aC DfP aNCZ z PLL = + π EPLL P= T P (5) PLL PLL _ tune ( PPLL − b ) KVCO KVCO ( PPLL − b ) PLL Khi khơng có ràng buộc vấn đề tiết kiệm lượng tiêu thụ trình làm việc, PLL đặt chế độ điều hưởng tần số nhanh có thể, tức đặt giá trị ICP cao Tuy nhiên, có ràng buộc tiết kiệm lượng, dòng ICP cần phải đặt điểm mà EPLL tối thiểu giá trị PPLL_limit ngưỡng tối đa phép thiết lập Để xác định điểm làm việc tối ưu theo ràng buộc mức lượng tiêu thụ, cần giải phương trình Đặt = Q P −b ,= A aCz Df / KVCO , B = 4π aNCZ / (2 KVCO ) , phương trình (5) viết lại : Q2 + b Q + b Ab Bb EPLL = A + B = 2+ + A + BQ (6) Q Q Q Q Để xác định điểm cực tiểu EPLL cần giải phương trình (6) với biến Q Để đảm bảo tính tốn thời gian thực nhanh, giải pháp xây dựng đường cong với tham số xác định trước lưu trữ bảng tham chiếu Trong phương trình , tham số B tham số đặc trưng riêng cấu trúc mạch PLL, tham số A phụ thuộc vào cấu trúc mạch PLL độ lệch tần số Df đầu vào PFD, đường cong cần xác định trước theo giá trị Df khác Phương pháp chọn điểm làm việc thuật toán tái cấu hình cho PLL Từ cơng thức liên hệ dòng ICP giá trị thời gian điều hưởng TPLL_tune_fast theo (3), công suất tiêu thụ thời gian tăng tốc PPLL_fast theo (1), 4(2) 2.2016 Hình 4: đường đặc trưng theo T, P, E Bước 1: đặt chế độ hoạt động cho THTS, xác định dòng ICP tối ưu: a Nếu THTS hoạt động chế độ điều hưởng nhanh: điểm làm việc tối ưu IT_fast điểm này, thời gian điều hưởng đạt nhanh Tfast b Nếu THTS hoạt động chế độ tiết kiệm lượng: điểm làm việc tối ưu IE_min điểm lượng tiêu thụ nhỏ nhất, Emin c Nếu THTS hoạt động chế độ giới hạn cơng suất trung bình Plimit: điểm làm việc tối ưu ICP = IP_limit điểm cơng suất tiêu thụ trung bình khơng vượt giới hạn P_limit, tốc độ khóa nhanh Bước 2: chọn điện trở RZ tương ứng với dòng ICP xác định bước 1, cho Rz I CP số Bước 3: xác định khoảng thời gian điều hưởng TPLL_tune cho PLL giai đoạn kéo nhanh Khoảng thời gian xác định từ đường đặc tuyến T hình Bước 4: thực thi thuật tốn điều khiển PLL điều hưởng nhanh thời gian TPLL_tune Sau chuyển trạng thái khóa giữ ổn định tần số đầu Kết thúc chu trình thuật tốn Kết mơ Tạo tần số tham chiếu DDS cho khối PLL Bộ DDS thiết kế công nghệ FPGA, sử dụng công cụ phần mền thiết kế mô System Generator for DSP Xilinx nhiên, cấu trúc mạch PLL khác cần xây dựng tập liệu đặc trưng riêng, giá trị công suất tiêu thụ không phụ thuộc vào tham số Δf, thời gian điều hưởng lượng tiêu thụ tổng cộng phụ thuộc vào tham số Vì vậy, sở liệu cần xây dựng cho hai tham số họ đường cong phụ thuộc vào tham số Δf dải hoạt động PLL Vì Ttune E có quan hệ tuyến tính với Δf nên giá trị ứng với Δf không nằm sở liệu tính tốn từ đường đặc tuyến lân cận Hình 5: tần số đầu DDS làm tham chiếu cho PLL Biểu đồ hình thể tần số đầu DDS sử dụng làm tần số tham chiếu cho PLL DDS tạo bước tần nhỏ với độ xác cao Hình vẽ mơ tả tần số quanh tần số trung tâm 400 kHz, bước tần 27 Hz Hoạt động khối PLL Để thực tính tốn mô phỏng, tham số định lượng khối chức sau [22]: tần số đầu VCO: fVCO_out = 100 MHz; hệ số chia: N = 2; điện áp nguồn cung cấp: VDD = V; hệ số khuếch đại VCO: KVCO = 1,57x109 rad/V.s; dòng ICP thay đổi dải từ 10 μA đến 120 μA Xây dựng đường đặc tuyến tham số Ttune, P E cho thiết kế hình thể hình Hình 7: TPLL_tune với độ lệch tần khác Biểu đồ hình mô tả đặc tuyến thời gian điều hưởng TPLL_tune theo dòng ICP với giá trị Δf từ đến 100 MHz Có thể thấy khác biệt lớn thời gian sử dụng dòng ICP nhỏ với Δf khác Tại ICP 20 μA cần 0,22 μs để kéo Δf MHz, cần tới 0,64 μs để kéo Δf 100 MHz Khi sử dụng dòng ICP lớn, khác biệt giảm xuống Để kéo Δf dải từ đến 100 MHz, TPLL_tune thay đổi dải từ 0,08 đến 0,15 μs Hình 8: EPLL thời gian điều hưởng Hình 6: đặc tuyến TPLL_tune , PPLL , EPLL So sánh hình hình 4, giá trị thực tế phản ánh so với kết tính tốn lý thuyết Tuy 4(2) 2.2016 Biểu đồ hình mô tả lượng tiêu thụ EPLL thời gian điều hưởng ứng với Δf từ đến 100 MHz Có thể thấy, lượng tiêu thụ tối thiểu Δf khác xảy giá trị ICP khác Với Δf MHz, EPLL đạt EPLL_min ICP_1MHz 30 μA; với Δf 10 MHz, EPLL nhỏ ICP_10MHz 36 μA; tương tự ICP_20MHz 42 μA, ICP_100MHz 88 μA Các giá trị lưu sở liệu để xác định điểm làm việc tối ưu lượng tiêu thụ cho PLL μs, mạch chuyển sang trạng thái khóa chậm, kéo tần số đầu trạng thái khóa, đạt trạng thái khóa thời điểm 0,7 μs Khi chuyển mạch sớm, mạch khóa nhanh chưa đưa tần số đầu trạng thái khóa chuyển sang mạch giữ, tần số khóa thời điểm 0,6 μs Hình 11 mơ phản ứng mạch chuyển mạch thời điểm 0,29 μs, mạch khóa nhanh vừa đưa tần số trạng thái khóa, chuyển sang mạch giữ để giữ ổn định tần số Thời gian khóa nhỏ nhất, 0,35 μs Hình 9: so sánh thời gian điều hưởng lý thuyết mô So sánh kết mô thời gian khóa tổng cộng với tính tốn lý thuyết hình Kết mơ cho thấy có sai khác nhỏ thời gian khóa tính tốn lý thuyết thời gian khóa mơ dịng ICP thay đổi Điều giải thích mơ hình tính tốn PLL bậc xây dựng gần từ mơ hình PLL bậc Trên sở đường đặc tuyến từ hình 9, thuật toán điều khiển xác định thời gian chuyển tối ưu chuyển từ giai đoạn điều hưởng sang giai đoạn giữ ổn định Việc chọn lựa thời điểm chuyển mạch quan trọng, ảnh hưởng trực tiếp đến thời gian khóa tổng cộng Mơ thời điểm chuyển mạch giai đoạn điều hưởng nhanh: Hình 10: (a) chuyển mạch chậm (b) chuyển mạch nhanh So sánh thời gian khóa thời điểm chuyển mạch khác Hình 10 mơ phản ứng mạch khi: (a) chuyển mạch trễ 5,6 μs, (b) chuyển mạch sớm 0,13 μs Khi chuyển mạch trễ, giai đoạn điều hưởng đạt trạng thái khóa 0,3 μs Tuy nhiên, chưa chuyển sang trạng thái giữ, mạch có xu hướng ổn định, đến thời điểm 5,6 4(2) 2.2016 Hình 11: chuyển mạch thời điểm Kết luận Bài báo đề xuất giải pháp tái cấu hình cho THTS có cấu trúc lai DDS - PLL cho CR Bộ PLL hoạt động với mục tiêu đạt điểm làm việc tối ưu chế độ hoạt động khác nhau: (i) hiệu cao; (ii) tiết kiệm lượng; (iii) giới hạn công suất Các đường đặc tuyến tổng quát cho tham số thời gian điều hưởng tần số, cơng suất tiêu thụ trung bình lượng tiêu thụ điều hưởng PLL xây dựng phương pháp chọn điểm làm việc cho PLL chế độ hoạt động khác đề xuất Bộ PLL tái cấu hình, điều khiển thuật tốn phần mềm Thời điểm chuyển trạng thái khóa tần số tính tốn phần mềm thay sử dụng phát khóa mạch phần cứng PLL khóa nhanh khác, làm giảm mức tiêu thụ lượng PLL đảm bảo đạt thời gian khóa nhanh Bộ DDS sử dụng làm tần số tham chiếu cho PLL, cho phép PLL sử dụng chia phản hồi có hệ số N nhỏ, làm giảm tạp đạt độ phân giải tần số đầu nhỏ, vượt qua nhược điểm giới hạn độ phân giải tần số tham chiếu PLL sử dụng tần số tham chiếu cố định Tài liệu tham khảo adaptation technique”, in Proc IEEE ASIC/Soc Conf., pp.93-97 [1] Josef Mitola (2000), “Cognitive Radio: An Integrated Agent Architecture for Software Defined Radio”, Ph.D dissertation, Royal Inst of Tech., Sweden [12] Tang Y, Ismail M, Bibyk S (2002), “A new fast-settling gearshift adaptive PLL to extend loop bandwidth enhancement in frequency synthesizers”, in Proc ISCAS’02, vol.4, Phoenix, AZ, pp.787-790 [2] Vũ Lê Hà (2014), “Bộ cảm nhận phổ thích nghi cho hệ thống vô tuyến thông minh (cognitive radio)”, Tạp chí Nghiên cứu khoa học cơng nghệ qn sự, số 30, trang 46-52 [3] Vamshi Krishna Manthena (2011), “Ultra Low Power CMOS Phase-Locked Loop Frequency Synthesizers”, PhD thesis, Nanyang University, Singapore [4] Liesbet V.P, Jan C, Antoine D (2009), “Green Software Defined Radios - Enabling seamless connectivity while saving on hardware and energy”, Springer Science [5] Sidiropoulos S, Liu D, Kim J, Wei G, Horowitz M (2000), “Adaptive bandwidth DLLs and PLLs using regulated supply CMOS buffers”, Symp on VLSI Circuits Digest Technical Papers, Honolulu, HI, pp.124-127 [6] Bishop A.J, Roberts G.W, Blostein M.L (1992), “Adaptive phase locked loop for video signal sampling”, inProc IEEE ISCAS’92, San Diego, pp.1664-1667 [7] Lee J, Kim B (2000), “A low-noise fast-lock phase-locked loop with adaptive bandwidth control”, IEEE J Solid-State Circuits, vol.35, pp.1137-1145 [13] Roh G, Lee Y, Kim B (1997), “Optimum phase-acquisition technique for charge-pump PLL”, IEEE Solid-State Circuits, vol.32, pp.729-740 [14] Thoka S (2005), “Fast-Switching Adaptive Bandwidth Frequency Synthesizer using a Loop Filter with Switched Zero Resistor Array”, IEEE [15] Hassani J.Y, Kamarei M (2001), “A Flexible Method of LUT Indexing in Digital Predistortion Linearization of RF Power Amplifiers”, IEEE International Symposium on Circuits and Systems, vol.1, Sydney, pp 53-56 [16] Koch R (2001), “Linearization: Reducing distortion in power amplifiers”, IEEE Microw., vol.2, pp.37-49 [17] Park J, Park S.R, Roh H.J, Koo K.H (2001), “Power Amplifier Back-off Analysis with AM-to-PM for Millimeter-wave OFDM Wireless LAN”, in Proc IEEE Radio and Wireless Conference, Waltham, USA, pp.189-192 [18] Austin Harney, Grzegorz Wawrzola (2011), “Power Management Design for PLLs”, Analog Dialogue 45-09 [8] Shirahama H, Taniguchi K, Nakashi K, “A new very fast pullin PLL system with anti-pseudo-lock function”, in Proc Symp VLSI Circuits Dig Tech Papers, Kyoto, Japan, pp.75-76 [19] Jan D (2009), “Power Efficiency Optimization of Fully Integrated Dickson Charge Pumps”, Proceedings of the 9th WSEAS International Conference on Microelectronics, Nanoelectronics [9] Yang C, Yuan S (2000), “Fast-switching frequency synthesizer with a discriminator-aided phase detector”, IEEE J Solid-State Circuits, vol.35, pp.1445-1452 [20] Kang C.W (2013), “Low voltage charge pump circuit using 0.18 μm CMOS technology”, Électronique et transmission de l’information [10] Vaucher C (2000), “An adaptive PLL tuning system architecture combing high spectral purity and fast settling time”, IEEE Solid-State Circuits, vol.35, pp.490-502 [21] Keliu Shu, Edgar Sanchez-Sinencio (2005), “CMOS PLL Synthesizers: Analysis and Design”, Springer Science + Business Media, Inc [11] Tang Y, Zhou Y, Bibyk S, Ismail M (2001), “A low-noise fast settling PLL with extended loop bandwidth enhancement by new [22] Baker R Jacob (2011), “CMOS: Circuit Design, Layout and Simulation”, John Wiley and Sons 4(2) 2.2016 ... tính tốn thời gian thực nhanh, giải pháp xây dựng đường cong với tham số xác định trước lưu trữ bảng tham chiếu Trong phương trình , tham số B tham số đặc trưng riêng cấu trúc mạch PLL, tham số... mạch có xu hướng ổn định, đến thời điểm 5,6 4(2) 2.2016 Hình 11: chuyển mạch thời điểm Kết luận Bài báo đề xuất giải pháp tái cấu hình cho THTS có cấu trúc lai DDS - PLL cho CR Bộ PLL hoạt động