(Tiểu luận) phần 3 ic design flow định nghĩa về asic

MỤC LỤC PHẦN 3: IC DESIGN FLOW I Giới thiệu chung Định nghĩa ASIC Công nghệ CMOS 2.1 MOS Transistor 2.2 Công suất vi mạch CMOS .7 2.3 Cổng truyền CMOS Tổng quan ASIC flow 3.1 Giới thiệu II Front-end 12 System Specification 12 Design process .14 2.1 Microarchitecture and system – level design 14 2.1.1 C++ thiết kế phần cứng 15 2.1.2 SystemC Class 16 2.1.3 Mơ hình truyền tải – Transaction Level Model – TLM 16 2.1.4 Platform and SystemC Model 16 2.2 RTL design 18 RTL Verification .19 3.1 Unit Test 20 3.1.1 Linux trình soạn thảo VI 20 3.1.2 VCS DVE 21 3.1.3 Testbench 23 3.2 Combination Test 25 3.3 System Test 26 Synthesis 27 Tieu luan 4.1 Khái niệm Synthesis 27 4.2 File HDL 30 4.3 Các ràng buộc môi trường thiết kế 31 4.4 Compile 39 III Back-end 41 Physical Design 41 Tóm tắt nội dung bước PD flow .43 2.1 Physical Input 43 2.2 Floor planning 47 2.3 Placement .52 2.4 Clock Tree Synthesis (CTS) 59 2.5 Routing 68 2.6 Design for manufacturing (DFM) 72 2.7 Static Timing Analysis (STA) 73 2.8 Physical Verification 79 IV Manufaturing 80 Các bước Manufacturing 80 1.1 Xử lí Wafer (Wafer Processing) 80 1.2 Q trình oxi hóa (Oxidation) 81 1.3 Photomask 83 1.4 Khắc (Etching) .84 1.5 Lắng đọng film (Film Deposition) 87 1.6 Kết nối (Interconnection) .89 1.7 Kiểm tra (Test) 93 1.8 Đóng gói (Package) .94 2 Tieu luan PHẦN 3: IC DESIGN FLOW I Giới thiệu chung Định nghĩa ASIC Mạch tích hợp làm từ wafer silicon, với wafer chứa hàng trăm khuôn ASIC (Application Specific Integrated Circuit) mạch tích hợp dành riêng cho ứng dụng Một mạch tích hợp thiết kế gọi ASIC thiết kế ASIC cho ứng dụng cụ thể Ví dụ ASIC bao gồm: chip thiết kế cho vệ tinh, chip thiết kế cho ô tô, chip thiết kế giao diện nhớ CPU Ví dụ loại vi mạch không gọi ASIC bao gồm nhớ, vi xử lý… Các ASIC Có loại ASIC bao gồm: + Full-Custom ASIC: Đối với loại ASIC này, kĩ sư thiết kế tất số logic cell, layout cho chip Người thiết kế không sử dụng cổng xác định trước thiết kế Mọi phần thiết kế làm từ đầu + Standard Cell ASIC: Người thiết kế sử dụng logic cell thiết kế trước cổng AND, cổng NOR, v.v Các cổng gọi Standard Cell Lợi Tieu luan Standard Cell nhà thiết kế tiết kiệm thời gian, tiền bạc giảm rủi ro cách sử dụng thư viện Standard Cell thiết kế trước thử nghiệm trước Ngoài Standard Cell tối ưu hóa riêng biệt Thư viện Standard Cell thiết kế cách sử dụng phương pháp tùy chỉnh đầy đủ, bạn sử dụng thư viện thiết kế sẵn thiết kế Cách thiết kế cung cấp cho nhà thiết kế linh hoạt giống thiết kế tùy chỉnh (Full-Custom ASIC), giảm rủi ro + Gate Array ASIC: Trong loại ASIC này, bóng bán dẫn xác định trước silicon Mẫu bóng bán dẫn xác định trước mảng cổng gọi mảng sở phần tử nhỏ mảng sở gọi cell sở Các bố cục cell sở giống cho cell, có liên kết cell bên cell tùy chỉnh Khi thiết kế chip, mục tiêu sau xem xét: Tốc độ Diện tích Cơng suất Thời gian đưa thị trường Để thiết kế ASIC, người ta cần phải hiểu rõ công nghệ CMOS Một số phần cung cấp thông tin cơ công nghệ CMOS Công nghệ CMOS 2.1 MOS Transistor MOSFET viết tắt Metal Oxide Semiconductor field effect transitor (transitor hiệu ứng trường) MOS phần tử thiết kế mạch tích hợp quy mơ lớn Nó điều khiển điện áp Những bóng bán dẫn hình thành bao gồm lớp bán dẫn, thường lớp mảnh wafer tạo tinh thể silicon; mô tt lớp SiO2 lớp kim loại Các lớp tạo theo mơ hình sẵn cho phép bóng bán dẫn hình thành vật liệu bán dẫn Bóng bán dẫn MOS bao gồm ba Tieu luan cực: Nguồn, Cổng Máng Cực nguồn Máng giống dán nhãn tùy thuộc vào chúng kết nối Nguồn thiết bị đầu cuối, nút, hoạt động nguồn hạt mang điện tích, rời khỏi nguồn đến máng Trong trường hợp MOSFET kênh N (NMOS), nguồn cực âm thiết bị đầu cuối; trường hợp MOSFET kênh P (PMOS), nguồn cực dương Diện tích cổng oxit gọi “kênh” Dưới hình Transistor MOS Cấu tạo MOS transistor Các bóng bán dẫn thường cần đặt ngưỡng điện áp ban đầu để hình thành kênh Khi khơng có kênh hình thành, bóng bán dẫn cho vùng tắt (cut off region) Các điện áp mà bóng bán dẫn bắt đầu dẫn điện (một kênh bắt đầu hình thành nguồn cống) gọi điện áp ngưỡng (Voltage Threshold) Bóng bán dẫn thời điểm cho vùng tuyến tính (linear region) Bóng bán dẫn cho vào vùng bão hòa (saturation region) khơng cịn thêm điện tích từ cực nguồn đến cực máng Tieu luan Đặc tuyến điện áp dịng Id Vds Cơng nghệ CMOS tạo thành từ hai loại NMOS CMOS Thiết bị bán dẫn bù oxit kim loại (Complementary Metal-Oxide Semiconductors- CMOS) thiết bị phổ biến sử dụng ngày với mật độ cao có số lượng lớn bóng bán dẫn tìm thấy nhiều loại mạch Cấu trúc CMOS phổ biến cơng suất tiêu thụ thấp, tốc độ xử lí tín hiệu hoạt động cao dễ thực cấp độ bóng bán dẫn Các mạng bóng bán dẫn kênh p kênh n bổ sung sử dụng để kết nối đầu thiết bị logic với nguồn cung cấp VDD VSS để đặt trạng thái logic đầu vào Các bóng bán dẫn MOSFET coi công tắc đơn giản công tắc phải bật phép dòng điện chạy cực Nguồn Máng * Ví dụ: Tạo cổng Inverter CMOS cần PMOS NMOS Bóng bán dẫn NMOS cung cấp kết nối công tắc ON nối với đất đầu vào logic cao Tụ điện tải đầu xả đầu điều khiển đến mức logic Bóng bán dẫn PMOS ON cung cấp kết nối với nguồn điện VDD đầu vào mạch Inverter mức logic thấp Tụ điện tải đầu tính vào V DD Đầu điều khiển đến logic Điện dung tải đầu cổng logic bao gồm: + Điện dung ký sinh: Điện dung cực Cổng Máng C gd (của NMOS PMOS) Tieu luan + Điện dung bên ngoài: Điện dung dây kết nối đầu vào điện dung Fan out => Trong CMOS, có trình điều khiển, cực Cổng điều khiển nhiều cổng Trong công nghệ CMOS, đầu điều khiển ngõ vào cổng CMOS khác Các hạt mang điện tích cho bóng bán dẫn PMOS lỗ trống hạt mang điện cho NMOS electron Độ linh động electron gấp hai lần độ linh động lỗ trống Vì điều ngõ rise fall time khác Để làm cho giống nhau, tỷ lệ W/L PMOS bóng bán dẫn tạo gấp đơi so với bóng bán dẫn NMOS Bằng cách này, PMOS bóng bán dẫn NMOS có khả dẫn điện Trong thư viện Standard cell, chiều dài “L” bóng bán dẫn ln không đổi Các giá trị chiều rộng “W” thay đổi khác cho cổng Điện trở tỷ lệ với (L/W), chiều rộng tăng điện trở giảm 2.2 Công suất vi mạch CMOS Phần lớn điện tiêu thụ vi mạch CMOS trình nạp xả tụ điện Phần lớn vấn đề thiết kế vi mạch CMOS có cơng suất thấp thất lượng Các nguồn tiêu thụ cơng suất là: Dynamic Switching Power: sạc xả tụ điện + Sự chuyển đổi đầu từ thấp đến cao lấy lượng từ nguồn điện + Quá trình chuyển đổi từ cao xuống thấp làm tiêu hao lượng lưu trữ bóng bán dẫn CMOS + Với tần số f, trình chuyển đổi từ thấp đến cao, tổng công suất tiêu hao là: P = Điện dung tải*Vdd *Vdd*f Dòng ngắn mạch: Xảy rise fall time ngõ vào cổng lớn thời gian rise fall time ngõ Dòng bị rò rỉ: Được gây hai lý Tieu luan + Rò rỉ diode phân cực ngược bóng bán dẫn cực Máng: Điều xảy thiết kế CMOS, bóng bán dẫn tắt bóng bán dẫn hoạt động sạc lên/xuống cực Máng cách sử dụng điện lớn bóng bán dẫn khác Ví dụ: Hãy xem xét inverter có điện áp đầu vào cao, đầu thấp có nghĩa NMOS bật PMOS tắt Phần lớn PMOS kết nối với VDD Do có điện áp xả thành bulk VDD, gây dòng rò diode + Rò rỉ ngưỡng phụ thơng qua kênh tới bóng bán dẫn/thiết bị “OFF” 2.3 Cổng truyền CMOS Một bóng bán dẫn PMOS kết nối song song với bóng bán dẫn NMOS để tạo thành cổng truyền liệu (Tranmission Gate) Cổng truyền truyền giá trị đầu vào đến đầu Nó bao gồm NMOS PMOS bóng bán dẫn PMOS truyền tín hiệu “1” bóng bán dẫn NMOS truyền tín hiệu “0” Những lợi việc sử dụng cổng truyền là: + Nó cho thấy đặc điểm tốt công tắc + Điện trở mạch giảm, tranzitor mắc song song * Phần tử (Sequential Element): Trong CMOS, phần tử lưu trữ giá trị logic (bằng cách có vịng phản hồi) gọi phần tử Một ví dụ đơn giản phần tử hai inverter kết nối trở lại với Có hai loại phần tử bản: Latch Hai inverter kết nối ngược trở lại với nhau, kết nối với cổng truyền, với đầu vào điều khiển, tạo thành Latch Khi đầu vào điều khiển mức cao (logic “1”), cổng truyền bật giá trị đầu vào “D” chuyển đến đầu Khi đầu vào điều khiển mức thấp, cổng truyền bị tắt inverter kết nối trở lại để giữ giá trị Chốt gọi transparent gate đầu vào “D” thay đổi, ngõ thay đổi tương ứng Tieu luan Latch Flip-Flop Một flip flop cấu tạo từ hai latch nối tiếp Latch gọi master latch Latch thứ hai gọi slave latch Sự kiểm soát ngõ vào cho cổng truyền trường hợp gọi clock + Khi ngõ vào clock mức cao, cổng truyền latch bật đầu vào “D” chốt invereter kết nối với (về giống latch hay transparent gate) Ngoài ra, đảo clock đầu vào đến cổng truyền latch thứ hai, cổng truyền latch khơng “bật” giữ giá trị trước + Khi clock mức thấp, latch thứ hai bật cập nhật giá trị đầu với mà chốt lưu trữ đầu vào clock cao Slave latch giữ giá trị đầu thay đổi đầu vào master latch clock mức thấp Khi clock lên mức cao trở lại, giá trị đầu slave latch lưu trữ trình lặp lại lần Flip-Flop Tieu luan Tổng quan ASIC flow 3.1 Giới thiệu Để thiết kế chip, người ta cần có ý tưởng (Idea) xác thứ mà người ta muốn thiết kế Bước để biến ý tưởng thành chip đưa đặc tả kỹ thuật (System Specification) Bước quy trình đưa Sự mô tả cấu trúc chức (Structural and Functional Description) Có nghĩa thời điểm này, người ta phải định loại kiến trúc (cấu trúc) bạn muốn sử dụng cho thiết kế, ví dụ RIS /CISC, ALU, pipelining, v.v Để dễ dàng việc thiết kế hệ thống phức tạp; thường chia thành nhiều hệ thống Chức hệ thống phải phù hợp với thông số kỹ thuật Tại điểm này, mối quan hệ hệ thống khác với hệ thống cấp cao xác định Simple ASIC Design Flow Ở hệ thống con, hệ thống cấp cao xác định, cần phải thực Nó thực cách sử dụng hàm biểu diễn logic (Biểu thức Boolean), 10 Tieu luan truyền ánh sáng qua thiết bị phơi sáng cách có chọn lọc Khi ánh sáng qua mặt nạ có chứa mẫu mạch, mạch in wafer phủ lớp film cản quang bên Exposure Trong trình phơi sáng, mẫu in mịn có nhiều thành phần chứa chip cuối cùng, giúp nâng cao hiệu sản xuất giảm chi phí thành phần riêng lẻ Phát triển (Development) Bước sau phơi sáng rải phận phát quang lên wafer, để loại bỏ chất cản quang khu vực không bị che phủ mẫu, để mẫu mạch in lộ Sau phát triển xong, cần kiểm tra thiết bị đo lường khác kính hiển vi quang học để đảm bảo chất lượng vẽ sơ đồ mạch điện 1.4 Khắc (Etching) Sau trình quang khắc sơ đồ mạch hoàn thành wafer, q trình ăn mịn sử dụng để loại bỏ màng oxit dư thừa lại sơ đồ mạch bán dẫn Để làm điều này, chất lỏng, khí plasma sử dụng để loại bỏ phần khơng chọn Có hai phương pháp khắc chính, tùy thuộc vào vật liệu sử 85 Tieu luan dụng: phương pháp khắc ẩm sử dụng dung dịch hóa học cho phản ứng hóa học cụ thể để loại bỏ màng oxit phương pháp khắc khơ sử dụng khí plasma Khắc ẩm (Wet Etching) Khắc ẩm sử dụng dung dịch hóa học để loại bỏ màng oxit có ưu điểm chi phí thấp, tốc độ ăn mịn nhanh suất cao Tuy nhiên, ăn mịn theo phương pháp có đặc điểm đẳng hướng, độ theo hướng Điều làm cho mặt nạ màng oxit khắc không hồn tồn thẳng hàng, gây khó khăn cho việc xử lý sơ đồ mạch trạng thái tốt Wet Etching Method Khắc khô (Dry Etching) - Khắc khơ chia thành ba loại khác nhau: + Loại thứ ăn mịn hóa học, sử dụng khí ăn mịn (chủ yếu HF) Giống phương pháp khắc ẩm, phương pháp có tính đẳng hướng, có nghĩa khơng thích hợp để khắc tốt 86 Tieu luan + Phương pháp thứ hai phương pháp phún xạ vật lý (physical sputtering), ion plasma sử dụng để công loại bỏ lớp oxit dư thừa Là phương pháp ăn mịn dị hướng, có tốc độ khắc khác theo hướng ngang dọc, độ mịn phải vượt q tốc độ ăn mịn hóa học Tuy nhiên, nhược điểm phương pháp tốc độ ăn mòn chậm, hoàn toàn dựa vào phản ứng vật lý va chạm ion Physical Sputtering + Phương pháp thứ ba khắc ion phản ứng (Rie) Nó kết hợp hai phương pháp đầu tiên, sử dụng plasma để khắc vật lý ion, trình ăn mịn hóa học thực với gốc tự tạo sau kích hoạt plasma Ngoài tốc độ khắc vượt qua hai phương pháp đầu tiên, RIE sử dụng đặc điểm dị hướng ion để đạt trình khắc hoa tiết có độ nét cao 87 Tieu luan Reactive Ion Etching (RIE) Giờ đây, phương pháp khắc khô sử dụng rộng rãi để cải thiện sản lượng mạch bán dẫn tốt Duy trì tính đồng trình khắc full-wafer tăng tốc độ khắc quan trọng Thiết bị khắc khô tiên tiến hỗ trợ sản xuất chip nhớ logic tiên tiến với hiệu suất cao 1.5 Lắng đọng film (Film Deposition) Để tạo thiết bị siêu nhỏ bên chip, cần liên tục lắng đọng lớp màng mỏng loại bỏ phần thừa cách ăn mòn, thêm số vật liệu để tách thiết bị khác Mỗi bóng bán dẫn memory ccell xây dựng bước thơng qua q trình “Màng mỏng” mà nói đến “màng” có độ dày nhỏ micro (μm, phần triệu mét) sản xuất phương pháp gia công học thông thường Ở đây, q trình đưa màng mỏng có chứa đơn vị phân tử nguyên tử mong muốn lên wafer "deposition " Để hình thành cấu trúc bán dẫn nhiều lớp, trước tiên cần chế tạo ngăn xếp, tức xếp xen kẽ nhiều màng mỏng kim loại (dẫn điện) điện môi (cách điện) lên bề mặt wafer, sau lặp lại q trình ăn mịn để loại bỏ phần thừa tạo thành cấu trúc ba chiều Các công nghệ sử dụng q trình lắng đọng bao gồm lắng đọng hóa học (chemical vapor deposition-CVD), lắng đọng lớp nguyên tử (atomic layer deposition-ALD) lắng đọng vật lý (physical vapor deposition88 Tieu luan PVD) Các phương pháp sử dụng công nghệ chia thành lắng đọng khơ (dry deposition) lắng động ẩm (wet deposition) CVD Trong q trình lắng đọng hóa học, tiền chất khí phản ứng hóa học buồng phản ứng tạo màng mỏng gắn bề mặt wafer sản phẩm phụ hút khỏi buồng Sự lắng đọng hóa chất tăng cường plasma yêu cầu sử dụng plasma để tạo khí phản ứng Phương pháp làm giảm nhiệt độ phản ứng thích hợp cho cấu trúc nhạy cảm với nhiệt độ Ngoài ra, việc sử dụng plasma làm giảm số lượng lắng đọng, điều thường dẫn đến màng chất lượng cao Chemical Vapor Deposition ALD 89 Tieu luan Atomic Layer Deposition Sự lắng đọng lớp nguyên tử tạo thành màng mỏng cách lắng đọng vài lớp nguyên tử thời điểm Chìa khóa phương pháp lặp lại bước độc lập theo thứ tự định trì kiểm sốt tốt Phủ tiền chất lên bề mặt wafer bước đầu tiên, sau khí khác đưa vào để phản ứng với tiền chất tạo thành chất cần thiết bề mặt wafer PVD Sự lắng đọng vật lý đề cập đến hình thành màng mỏng phương tiện vật lý Phún xạ phương pháp lắng đọng vật lý Nguyên tắc nguyên tử vật liệu đích bị bắn bắn phá plasma argon lắng đọng bề mặt wafer để tạo thành màng mỏng Trong số trường hợp, màng lắng đọng xử lý cải thiện kỹ thuật xử lý nhiệt tia cực tím 90 Tieu luan Physical Vapor Deposition 1.6 Kết nối (Interconnection) Sự dẫn điện chất bán dẫn nằm chất dẫn điện chất không dẫn điện (tức chất cách điện) Đặc tính cho phép kiểm sốt hồn tồn dịng điện Thơng qua q trình quang khắc, khắc lắng đọng dựa wafer, bóng bán dẫn thành phần khác tạo ra, chúng cần kết nối để đạt lượng tín hiệu truyền nhận Kim loại sử dụng để nối mạch tính dẫn điện nó, cần đáp ứng điều kiện sau: + Điện trở thấp: Vì mạch kim loại cần cho dòng điện chạy qua nên kim loại phải có điện trở thấp + Tính bền nhiệt hóa: Tính chất vật liệu kim loại phải khơng thay đổi q trình liên kết kim loại + Độ tin cậy cao: Với phát triển cơng nghệ mạch tích hợp, lượng nhỏ vật liệu kết nối kim loại phải có đủ độ bền 91 Tieu luan + Chi phí sản xuất: Ngay đáp ứng ba điều kiện trước đó, giá thành cao khơng phù hợp để sản xuất hàng loạt - Quá trình liên kết chủ yếu sử dụng hai chất nhôm (Al) đồng (Co) Qui trình kết nối Al Co * Quy trình kết nối nhơm: Q trình bắt đầu với q trình lắng đọng nhơm, ứng dụng chất cản quang, phơi sáng phát triển, loại bỏ nhôm chất cản quang dư thừa trước bước vào q trình ơxy hóa thơng qua cơng nghệ khắc Sau hoàn thành bước trên, lặp lại chúng hoàn thành kết nối Với khả dẫn điện tuyệt vời, nhôm dễ quang khắc, khắc lắng đọng Ngồi ra, có giá thành thấp khả bám dính tốt với màng oxit Nhược điểm dễ bị ăn mòn có nhiệt độ nóng chảy thấp Ngồi ra, để ngăn phản ứng nhôm silicon gây cố kết nối, người ta cần thêm chất lắng kim loại để tách nhôm khỏi wafer, gọi "kim loại cản (barrier metal)" Các mạch nhơm hình thành lắng đọng Sau wafer vào trạng thái chân không, màng mỏng hạt nhôm tạo thành bám vào wafer Quá trình gọi "lắng đọng (Vapour Deposition)"và bao gồm lắng đọng hóa học lắng đọng vật lý 92 Tieu luan * Quy trình kết nối đồng: Với việc cải thiện độ xác quy trình bán dẫn thu nhỏ kích thước thiết bị, tốc độ kết nối đặc tính điện mạch nhơm dần khơng thể đáp ứng yêu cầu Vì lý này, cần tìm dây dẫn thỏa mãn yêu cầu kích thước giá thành Với điện trở thấp hơn, đạt tốc độ kết nối nhanh Hơn nữa, đồng đáng tin cậy có khả chống chuyển động điện tốt nhơm, chuyển động ion kim loại xảy dòng điện chạy qua kim loại Tuy nhiên, đồng không dễ dàng tạo thành hợp chất, khó để bay loại bỏ khỏi bề mặt wafer Để giải vấn đề này, khơng cịn khắc đồng nữa, mà vật liệu điện môi, để mẫu mạch kim loại bao gồm rãnh lỗ via thể hình thành, sau đồng điền vào nói để giúp kết nối với nhau, gọi "quá trình dát (inlaid process)" 93 Tieu luan Copper Interconnection Barriers Khi nguyên tử đồng tiếp tục khuếch tán vào chất điện môi, độ cách điện chất điện môi giảm tạo lớp rào cản ngăn nguyên tử đồng tiếp tục khuếch tán Sau lớp hạt đồng mỏng hình thành lớp rào cản Sau bước này, tiến hành mạ điện Sau lấp đầy, đồng dư thừa loại bỏ phương pháp đánh bóng hóa học kim loại (chemical mechanical polishing- CMP) Sau hồn thành, lớp màng oxit lắng đọng lớp màng thừa loại bỏ q trình khắc quang khắc Tồn trình đầy đủ cần lặp lại liên tục hoàn thành kết nối đồng Qua so sánh thấy điểm khác biệt liên kết đồng liên kết nhôm phần đồng thừa CMP loại bỏ kim loại thay ăn mòn 94 Tieu luan 1.7 Kiểm tra (Test) Mục tiêu bước kiểm tra kiểm tra xem chất lượng chip bán dẫn có đạt tiêu chuẩn định hay khơng, từ loại bỏ sản phẩm lỗi nâng cao độ tin cậy chip Ngoài ra, sản phẩm kiểm tra bị lỗi khơng vào bước đóng gói, giúp tiết kiệm chi phí thời gian Phân loại khn điện tử (Electronic die shortingEDS) phương pháp wafer EDS trình để kiểm tra đặc tính điện chip trạng thái wafer cải thiện suất chất bán dẫn EDS chia thành năm bước EPM EPM bước trình thử nghiệm chip bán dẫn Bước kiểm tra thiết bị (bao gồm bóng bán dẫn, tụ điện điốt) mà mạch tích hợp bán dẫn cần sử dụng để đảm bảo thơng số điện đáp ứng tiêu chuẩn Dữ liệu đặc tính điện đo sử dụng để cải thiện hiệu trình sản xuất chất bán dẫn hiệu suất sản phẩm (không để phát sản phẩm bị lỗi) Kiểm tra tuổi thọ Wafer (Wafer Aging Test) Tỷ lệ khuyết tật bán dẫn xuất phát từ hai khía cạnh, tỷ lệ lỗi sản xuất (cao giai đoạn đầu) tỷ lệ lỗi xảy suốt vịng đời sau Kiểm tra tuổi thọ Wafer đề cập đến việc kiểm tra wafer nhiệt độ định điện áp AC/DC để tìm sản phẩm có khuyết tật giai đoạn đầu, nghĩa để cải thiện độ tin cậy sản phẩm cuối cách phát khuyết tật tiềm ẩn Kiểm tra thông số (Parameters Test) * Temp test: - High Temperature: Xác minh chip hoạt đơng nhiệt độ lớn mà tăng nhiệt cao 10% cao - Low Temperature: Xác minh chip hoạt đông nhiệt độ thấp mà giảm nhiệt độ 10% thấp 95 Tieu luan - Room Temperature: Kiểm tra chip hoạt động nhiệt độ phòng (25 độ C) * Speed test: -Core: Kiểm tra chức Core có hợp lệ hay không - Speed: Đánh giá tốc độ truyền liệu * Motion Test: - DC: Đặt vào dòng điện chiều để kiểm tra dòng điện áp có hoạt động bình thường - AC: Đặt vào dịng điện xoay chiều để kiểm tra đặc tính truyền liệu - Function: Kiểm tra tất chức có hoạt động bình thường Sửa chữa (Repair): Sửa chữa bước kiểm tra quan trọng nhất, số chip bị lỗi sửa chữa bạn cần thay thành phần bị lỗi Mực (Ink) Các chip không đạt kiểm tra phân loại bước trước, chúng cần đánh dấu để phân biệt Trước đây, cần đánh dấu chip bị lỗi loại mực đặc biệt để đảm bảo chúng xác định mắt thường Ngày nay, hệ thống tự động xếp chúng dựa giá trị liệu thử nghiệm 1.8 Đóng gói (Package) Các chip vng (cịn gọi single wafers) có kích thước hình thành xốp xử lý số quy trình trước Việc cần làm lấy phần riêng lẻ cách cắt Con chip vừa bị cắt mỏng manh, khơng trao đổi tín hiệu điện nên cần phải xử lý riêng Q trình đóng gói, bao gồm hình thành lớp vỏ bảo vệ bên ngồi chip bán dẫn cho phép chúng trao đổi tín hiệu điện với 96 Tieu luan bên Tồn quy trình đóng gói chia thành năm bước, cụ thể cắt wafer, gắn wafer đơn lẻ, kết nối với nhau, đúc kiểm tra bao bì Cắt wafer (Wafer Sawing) Để nhiều chip xếp dày đặc từ wafer, trước tiên phải mài mặt sau wafer độ dày đáp ứng nhu cầu q trình đóng gói Sau mài, cắt dọc theo đường vẽ nguệch ngoạc wafer tách chip bán dẫn Có ba loại kỹ thuật cắt wafer: cắt lưỡi, cắt laser cắt plasma Cắt lưỡi đề cập đến việc cắt wafer lưỡi kim cương, dễ sinh nhiệt ma sát mảnh vụn làm hỏng wafer Cắt tia laser có độ xác cao dễ dàng xử lý wafer có độ dày mỏng đường nét vẽ nhỏ Cắt plasma sử dụng nguyên lý khắc plasma, bước nét vẽ nhỏ, công nghệ áp dụng Đính kèm Wafer đơn lẻ (Single Wafer Attachment) Sau tất chip tách khỏi wafer, cần gắn chip riêng lẻ (chip đơn) vào đế (lead frame) Vai trò đế bảo vệ chip bán dẫn cho phép chúng trao đổi tín hiệu điện với mạch bên ngồi Có thể dùng băng dính dạng lỏng dạng rắn để gắn chip Bond Sau gắn chip vào đế, cần kết nối điểm tiếp xúc hai để đạt trao đổi tín hiệu điện Có hai phương pháp kết nối sử dụng bước này: liên kết dây dây kim loại mỏng (metal wire) liên kết chip lật (flip chip bonding) vàng khối thiếc hình cầu Liên kết dây phương pháp truyền thống Liên kết chip lật (flip chip bonding) tăng tốc độ sản xuất sản phẩm bán dẫn 97 Tieu luan Bonding Đúc (Molding) Sau hoàn thành việc kết nối chip bán dẫn, người ta sử dụng quy trình đúc thêm gói vào bên ngồi chip để bảo vệ mạch tích hợp bán dẫn khỏi điều kiện bên nhiệt độ độ ẩm Sau khn đóng gói tạo theo yêu cầu, đưa chip bán dẫn hợp chất đúc epoxy (EMC) vào khuôn hàn kín Con chip niêm phong nằm sản phẩm cuối Molding Kiểm tra đóng gói (Package Test) Chip có dạng cuối phải vượt qua kiểm tra khuyết tật cuối Tất bước vào kiểm tra cuối chip bán dẫn hoàn thiện Chúng đưa vào thiết bị thử nghiệm, thiết lập điều kiện khác điện áp, nhiệt độ độ ẩm… để kiểm tra dẫn điện, chức tốc độ Kết thử nghiệm sử dụng để tìm khuyết tật, nâng cao chất lượng sản phẩm hiệu sản xuất 98 Tieu luan 99 Tieu luan ... 93 1.8 Đóng gói (Package) .94 2 Tieu luan PHẦN 3: IC DESIGN FLOW I Giới thiệu chung Định nghĩa ASIC Mạch tích hợp làm từ wafer silicon, với wafer chứa hàng trăm khn ASIC (Application... ASIC bao gồm nhớ, vi xử lý… Các ASIC Có loại ASIC bao gồm: + Full-Custom ASIC: Đối với loại ASIC này, kĩ sư thiết kế tất số logic cell, layout cho chip Người thiết kế khơng sử dụng cổng xác định. .. trường.1 - Physical design flow: http://niemtin.free.fr/thietkevimach.htm 43 Tieu luan Physical design flow Tóm tắt nội dung bước PD flow 2.1 Physical Input 44 Tieu luan Physical Design inputs