KỸ THUẬT SỐ
ĐI N T S Nguyễn Trung Hiếu Khoa Kỹ thuật điện tử Học viện Cơng nghệ B u viễn thông Bài gi ng Đi n t s V1.0 Nội dung Ch V1.0 ng 1: H đếm Ch ng 2: Đ i s Boole ph Ch ng 3: Cổng logic TTL CMOS Ch ng 4: M ch logic tổ hợp Ch ng 5: M ch logic Ch ng 6: M ch phát xung t o d ng xung Ch ng 7: Bộ nhớ bán dẫn Bài gi ng Đi n t s ng pháp biểu di n hàm H đếm Bài gi ng Đi n t s V1.0 Nội dung Biểu di n s Chuyển đổi c s h đếm S nhị phân có dấu Dấu phẩy động V1.0 Bài gi ng Đi n t s Biểu di n s (1) Nguyên tắc chung Dùng m t s hữu h n ký hiệu ghép v i theo qui c vị trí Các ký hiệu th ng đ c gọi chữ s Do đó, ng i ta cịn gọi hệ đếm hệ th ng s S ký hiệu đ c dùng c s c a hệ ký hiệu r Giá trị biểu diễn c a chữ khác đ c phân biệt thông qua trọng s c a hệ Trọng s c a m t hệ đếm ri, v i i s nguyên d ng âm Tên gọi, s ký hi u c s c a vài h đếm thông dụng Tên h đếm S ký hi u C s (r) Hệ nhị phân (Binary) Hệ bát phân (Octal) Hệ thập phân (Decimal) Hệ thập l c phân (Hexadecimal) 0, 0, 1, 2, 3, 4, 5, 6, 0, 1, 2, 3, 4, 5, 6, 7, 8, 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E, F 10 16 Chú ý: Ng i ta gọi h đếm theo c s c a chúng Ví dụ: H nhị phân = H c s 2, H thập phân = H c s 10 Bài gi ng Đi n t s V1.0 Biểu di n s (2) Biểu di n s tổng quát: N = a n −1 × r n −1 + + a1 × r1 + a × r + a −1 × r −1 + + a − m × r − m = ∑ a i × ri −m n −1 Trong s tr ng hợp, ta ph i thêm s để tránh nhầm lẫn biểu di n c a h Ví dụ: 3610 , 368 , 3616 V1.0 Bài gi ng Đi n t s H thập phân (1) Biểu di n tổng quát: N10 = d n −1 × 10n −1 + + d1 × 101 + d × 100 + d −1 × 10−1 + + d − m × 10− m = ∑ di × 10i −m n −1 Trong đó: N10 : biểu diễn theo hệ 10, d : hệ s nhân (ký hiệu c a hệ), n : s chữ s m : s chữ s phần nguyên, phần phân s Giá trị biểu diễn số hệ thập phân tổng tích ký hiệu (có biểu diễn) với trọng số t ơng ứng Ví dụ: 1265.34 biểu di n s h thập phân: 1265.34 = ×103 + ×102 + × 101 + × 100 + × 10−1 + × 10−2 Bài gi ng Đi n t s V1.0 H thập phân (2) u điểm c a h thập phân: Tính truyền th ng đ i v i ng biết i Đây hệ mà ng i dễ nhận Ngoài ra, nh có nhiều ký hiệu nên khả biểu diễn c a hệ l n, cách biểu diễn gọn, t n th i gian viết đọc Nh ợc điểm: Do có nhiều ký hiệu nên việc thể thiết bị kỹ thuật khó khăn ph c t p V1.0 Bài gi ng Đi n t s H nhị phân (1) Biểu di n tổng quát: N = b n −1 × 2n −1 + + b1 × 21 + b × 20 + b −1 × 2−1 + + b − m × 2− m = ∑ b i × 2i −m n −1 Trong đó: N : biểu diễn theo hệ 2, b : hệ s nhân lấy giá trị 1, n : s chữ s m : s chữ s phần nguyên, phần phân s H nhị phân (Binary number system) gọi h c s hai, gồm hai ký hi u 1, c s c a h 2, trọng s c a h 2n Ví dụ: 1010.012 biểu di n s h nhị phân 1010.012 = × 23 + × 22 + 1× 21 + × 00 + × 2−1 + 1× 2−2 Bài gi ng Đi n t s V1.0 H nhị phân (2) u điểm: Chỉ có hai ký hiệu nên dễ thể thiết bị c , điện Hệ nhị phân đ c xem ngôn ngữ c a m ch logic, thiết bị tính tốn đ i - ngôn ngữ máy Nh ợc điểm: Biểu diễn dài, nhiều th i gian viết, đọc Các phép tính: Phép c ng: + = 0, + = 1, + = 10 Phép trừ: - = ; - = ; - = ; 10 - = (m n 1) Phép nhân: (thực gi ng hệ thập phân) 0x0=0 , 0x1=0 ,1x0=0 ,1x1=1 Chú ý : Phép nhân thay phép dịch c ng liên tiếp Phép chia: T ng tự phép chia s thập phân V1.0 Bài gi ng Đi n t s 10 H bát phân (1) Biểu di n tổng quát: N8 = O n −1 × 8n −1 + + O0 × 80 + O −1 × 8−1 + + O − m × 8− m = ∑ Oi × 8i −m n −1 Trong đó: N : biểu diễn theo hệ 8, O : hệ s nhân (ký hiệu c a hệ), n : s chữ s phần nguyên, m : s chữ s phần phân s Hệ gồm ký hiệu : 0, 1, 2, 3, 4, 5, Cơ số hệ Việc lựa chọn số xuất phát từ chỗ = 23 Do đó, chữ số bát phân thay cho bit nhị phân Ví dụ: 1265.348 biểu di n s bát phân Bài gi ng Đi n t s V1.0 11 H bát phân (2) Phép cộng Phép c ng hệ bát phân đ c thực t ng tự nh hệ thập phân Tuy nhiên, kết c a việc c ng hai nhiều chữ s trọng s l n h n phải nh lên chữ s có trọng s l n h n + Phép tr 253 126 don vi : + = = + 8(viet nho1len hang chuc) chuc : + + = = + (viet nho1len hang tram) tram : + + = (1la nho tu hang chuc) 401 Phép trừ đ c tiến hành nh hệ thâp phân Chú ý m n chữ s có trọng s l n h n cần c ng thêm ch c ng thêm 10 − 253 126 don vi : < → + − = 5(no hang chuc) chuc : − − = (1la cho hang don vi vay ) 125 Chú ý: Các phép tính h bát phân đ ợc s dụng V1.0 Bài gi ng Đi n t s 12 H thập lục phân (1) Biểu di n tổng quát: N16 = H n −1 ×16n −1 + + H × 160 + H −1 × 16−1 + + H − m × 16− m = ∑ Hi × 16i −m n −1 Trong đó: N16 : biểu diễn theo hệ 16, d : hệ s nhân (ký hiệu c a hệ), n : s chữ s m : s chữ s phần nguyên, phần phân s H thập lục phân (hay h Hexadecimal, h c s 16) Hệ gồm 16 ký hiệu 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E, F Trong đó, A = 1010 , B = 1110 , C = 1210 , D = 1310 , E = 1410 , F = 1510 Ví dụ: 1FFA biểu di n s h thập lục phân Bài gi ng Đi n t s V1.0 13 H thập lục phân (2) Phép cộng Khi tổng hai chữ s l n h n 15, ta lấy tổng chia cho 16 S d đ c viết xu ng chữ s tổng s th ng đ c nh lên chữ s Nếu chữ s A, B, C, D, E, F tr c hết, ta phải đổi chúng giá trị thập phân t ng ng r i m i c ng Phép tr Khi trừ m t s bé h n cho m t s l n h n ta m n c t bên trái, nghĩa c ng thêm 16 r i m i trừ Phép nhân + C − E Mu n thực phép nhân hệ 16 ta phải đổi s m i thừa s thập phân, nhân hai s v i Sau đó, đổi kết hệ 16 V1.0 Bài gi ng Đi n t s 14 F Nội dung Biểu di n s Chuyển đổi c s h đếm S nhị phân có dấu Dấu phẩy động V1.0 Bài gi ng Đi n t s 15 Chuyển đổi t h c s 10 sang h khác Ví dụ: Đổi s 22.12510, 83.8710 sang s nhị phân Đ i với phần nguyên: Chia liên tiếp phần nguyên c a s thập phân cho c s c a hệ cần chuyển đến, s d sau m i lần chia viết đảo ng c trật tự kết cần tìm Phép chia dừng l i kết lần chia cu i Đ i với phần phân s : Nhân liên tiếp phần phân s c a s thập phân v i c s c a hệ cần chuyển đến, phần nguyên thu đ c sau m i lần nhân, viết kết cần tìm Phép nhân dừng l i phần phân s triệt tiêu V1.0 Bài gi ng Đi n t s 16 Đổi s 22.12510 sang s nhị phân Đ i với phần nguyên: B ớc Chia Đ ợc Đ i với phần phân s : D LSB B ớc Nhân Kết qu Phần nguyên 0.125 x 0.25 22/2 11 11/2 0.25 x 0.5 5/2 0.5 x 1 2/2 0x2 0 1/2 MSB Kết qu biểu di n nhị phân: 10110.001 Bài gi ng Đi n t s V1.0 17 Đổi s 83.8710 sang s nhị phân Đ i với phần nguyên: B ớc Chia Đ ợc Đ i với phần phân s : D LSB B ớc Nhân Kết qu Phần nguyên 0.87 x 1.74 1 83/2 41 41/2 20 0.74 x 1.48 20/2 10 0.48 x 0.96 10/2 0.96 x 1.92 5/2 0.92 x 1.84 2/2 0.84 x 1.68 1/2 0.68 x 1.36 0.36 x 0.72 MSB Kết qu biểu di n nhị phân: 1010011.11011110 V1.0 Bài gi ng Đi n t s 18 Đổi biểu di n h sang h 10 Công th c chuyển đổi: N10 = a n −1 × r n −1 + a n −2 × r n −2 + a × r + a −1 × r −1 + + a − m × r − m Thực lấy tổng vế phải có kết cần tìm Trong biểu th c trên, r hệ s c s hệ có biểu diễn Ví dụ: Chuyển 1101110.102 sang h thập phân N10 = 1× 26 + 1× 25 + × 24 + 1× 23 + 1× 22 + 1× 21 + × 20 + 1× 2−1 + × 2−2 = 64 + 32 + + + + + + 0.5 + = 110.5 Bài gi ng Đi n t s V1.0 19 Đổi s t h nhị phân sang h c s 8, 16 Quy tắc: Vì = 23 16 = 24 nên ta cần dùng m t s nhị phân bit đ ghi ký hiệu c a hệ c s từ nhị phân bit cho hệ c s 16 Do đó, mu n đổi m t s nhị phân sang hệ c s 16 ta chia s nhị phân cần đổi, kể từ dấu phân s sang trái phải thành nhóm bit bit Sau thay nhóm bit phân ký hiệu t ng ng c a hệ cần đổi t i Ví dụ: Chuyển 1101110.102 sang h c s 16 Tính t dấu phân s , chia s cho thành nhóm bit 001 ↓ 101 ↓ 110 ↓ 100 ↓ 0110 ↓ 1110 E Kết quả: 1101110.102 = 156.4 V1.0 Tính t dấu phân s , chia s cho thành nhóm bit ↓ 1000 ↓ Kết quả: 1101110.102 = 6E.8 Bài gi ng Đi n t s 20 Bộ nhớ Mỗi ô nhớ nhị phân có ch c l u giữ hai tr ng thái M rộng nhớ Bài gi ng Đi n t s V1.0 203 Bộ gi i mã địa Bộ gi i mã địa giao di n kênh địa kh i nhớ Nó có kh truyền nhiều địa s đ ng truyền Địa nhị phân ph i đ ợc gi i mã tr ớc tác động tới m ng ô nhớ 33 32 31 30 23 22 21 20 13 12 11 10 03 02 01 00 A3 A2 Cho phép đọc V1.0 A1 A0 Bài gi ng Đi n t s 204 VD CS Hình 7-2 Ví dụ giải mã cho ma trận ROM 128 x 128 V1.0 Bài gi ng Đi n t s 205 M ch c a nhớ M ch có nhi m vụ kết n i li u chọn với kênh li u vào lúc thích hợp V1.0 Bài gi ng Đi n t s 206 M ch điều khiển M ch điều khiển ROM có ch c đ n gi n ROM Kênh địa A9 A0 Kênh CE1 điều CE2 khiển CE3 Bộ gi i mã địa Ô nhớ định vị Bộ điều khiển M ch Kh i nhớ D0 D7 Kênh liệu V1.0 Bài gi ng Đi n t s 207 Bộ nhớ c định – MROM Các chip RAM khơng thích hợp cho chương trình khởi động thơng tin bị tắt nguồn Do phải dùng đến ROM, số liệu cần lưu trữ viết lần theo cách không bay để nhằm giữ MROM – ROM lập trình theo kiểu mặt n +V +5V R4 R3 R2 R1 Các dây hàng (i hàng) Các dây bit (j c t) Hình 7-6 MROM diode đ n gi n Đ c chế t o m t phiến silic theo m t s b c xử lý nh quang khắc khếch tán để t o tiếp giáp bán d n có tính d n điện theo m t chiều (nh diode, transistor tr ng) Ng i thiết kế định rõ ch ng trình mu n ghi vào ROM, thông tin đ c sử d ng để điều khiển trình làm mặt n Hình 7-6 m t ví d đ n giản s đ MROM dùng diode Ch giao dây từ (hàng) dây bit (c t) t o nên m t phần tử nh (ô nh ) M t diode đ c đặt t i (hình vẽ) cho phép l u trữ s liệu “0” Ng c l i vị trí khơng có diode cho phép l u trữ s liệu “1” Khi đọc m t từ s liệu th i c a ROM, b giải mã đặt dây từ xu ng m c logic thấp, dây cịn l i m c cao Do diode n i v i dây đ c phân cực thuận, d n làm cho điện l i dây bit t ng ng m c logic thấp, dây bit l i giữ m c cao V1.0 Bài gi ng Đi n t s 208 Bộ nhớ c định – PROM PROM g m có diode nh MROM nh ng chúng có mặt đầy đ t o vị trí giao dây từ dây bit M i diode đ c n i v i m t cầu chì Bình th ng ch a lập trình, cầu chì cịn ngun vẹn, n i dung c a PROM toàn Khi định vị đến m t bit cách đặt m t xung điện l i t ng ng, cầu chì bị đ t bit Bằng cách ta lập trình tồn b bit PROM Nh vậy, việc lập trình đ c thực b i ng lần nhất, sửa đổi đ c V1.0 Bài gi ng Đi n t s i sử d ng m t 209 PROM Hình 7-11 PROM dùng diode V1.0 Bài gi ng Đi n t s 210 Bộ nhớ bán c định - EPROM (Erasable PROM) S liệu vào đ c viết vào xung điện nh ng đ c l u giữ theo kiểu khơng bay h i Đó lo i ROM lập trình đ c xóa đ c Hình 7- cấu trúc c a m t transistor dùng để làm m t ô nh gọi FAMOST (Floating gate avalanche injection MOS transistor) Trong ô nh dùng transistor này, cực cửa đ c n i v i đ ng từ, cực máng đ c n i v i đ ng bit cực ngu n đ c n i v i ngu n chu n đ c coi ngu n cho m c logic Khác v i transistor MOS bình th ng, transistor lo i cịn có thêm m t cửa gọi cửa (floating gate); m t vùng vật liệu đ c thêm vào vào l p cách điện cao nh hình 7-7 Nếu cửa khơng có điện tích khơng ảnh h ng đến cực cửa điều khiển transistor ho t đ ng nh bình th ng T c dây từ đ c kích ho t (cực cửa có điện d ng) transtor d n, cực máng ngu n đ c n i v i qua kênh d n dây bit có m c logic Nếu cửa có điện tử v i điện tích âm chúng ngăn tr ng điều khiển c a cửa cửa dù dây từ đ c kích ho t phát tr ng đ u m nh v i cực cửa điều khiển để làm thông transistor Lúc đ ng bit không đ c n i v i ngu n chu n ô nh coi nh đ c giữ giá trị ID v0 v1 vGS Hình 7-7 Cấu trúc c a m t EPROM V1.0 Bài gi ng Đi n t s 211 Bộ nhớ bán c định - EPROM (Erasable PROM) Việc n p điện tử vào vùng cửa nổi, t c t o ô nh mang giá trị đ c thực b i xung điện có đ dài cỡ 50 ms đ l n + 20 V đặt cực cửa va cực máng Lúc điện tích mang l ng l n qua l p cách điện đế cửa Chúng tích t vùng cửa đ c giữ sau xung lập trình tắt Đó cửa đ c cách điện cao v i xung quanh điện tử khơng cịn đ l ng sau l nh đi, để v t ngồi l p cách điện Chúng đ c giữ m t th i gian dài (ít 10 năm) Để xố thơng tin, t c làm điện tích điện tử vùng cửa nổi, phải chiếu ánh sáng tử ngo i UV vào chíp nh Lúc này, điện tử hấp th đ l ng nhảy lên m c l ng cao r i khỏi cửa gi ng nh cách mà chúng thâm nhập vào Trong chip EPROM có m t cửa sổ làm thuỷ tinh th ch anh ánh sáng tử ngo i qua cần xoá s liệu b nh V1.0 Bài gi ng Đi n t s 212 Bộ nhớ bán c định - EEPROM (Electrically Erasable PROM) C a sổ th ch anh có giá thành đắt khơng ti n lợi nên năm gần xuất hi n chip PROM xố s li u ph ng pháp n Cấu trúc c a ô nhớ gi ng nh hình 7-8 Vi c n p n t cho c a đ ợc thực hi n nh cách EPROM Bằng xung n t ng đ i dài, n tích mang l ợng cao đ ợc phát đế thấm qua lớp c a ôxit tích tụ c a Để xố EEPROM, lớp kênh màng m ng ôxit vùng c a tr i xu ng d ới đế cực máng giữ vai trò quan trọng Các lớp cách n lý t ng đ ợc, n tích thấm qua lớp phân cách với xác suất thấp Xác suất tăng lên bề dày c a lớp gi m n hai n cực hai mặt lớp cách n tăng lên Mu n phóng n tích vùng c a n (-20 V) đ ợc đặt vào cực c a điều khiển cực máng Lúc n t âm c a đ ợc ch y cực máng qua kênh màng m ng ôxit s li u l u giữ đ ợc xoá Điều l u ý ph i cho dịng n tích ch y khơng q lâu khơng vùng c a l i tr nên tích n d ng làm cho ho t động c a transistor không đ ợc tr ng thái bình Nguồn Máng Cửa th ng (m c nhớ 1) Cửa điều khiển Cửa Lớp Lớpôxit ôxit n- Nguồn - - - - - - - - Lớp ơxit n- Máng Đường hầm ơxít Đế bán dẫn loại p Hình 7-8 Cấu trúc c a m t EEPROM V1.0 Bài gi ng Đi n t s 213 RAM RAM có kh cho phép ghi l u trữ li u thông tin tam th i th i gian, sau l i đọc thơng tin để tiếp tục x lý cần thiết nên có tên nhớ đọc/viết Một đặc tính quan trọng khác c a RAM li u RAM có tính chất t m th i, d bị xóa nguồn l ợng cấp V1.0 Bài gi ng Đi n t s 214 Cấu trúc kh i c a RAM RAM có phần nh mơ t hình 7-17 Điểm khác bi t là: + M ch điều khiển c a RAM phải có thêm đầu vào R/W điều khiển hai trình c thao tác c a RAM: ghi liệu thơng tin vào q trình xuất (đọc) thơng tin ghi + M ch đầu có khả kiểm soát hai chiều tr c cho phép giao tiếp v i kênh liệu Quá trình tuân theo nguyên tắc: (đ ng b v i việc điều khiển R/W) b nh đọc không đ c ghi ng c l i; tr ng thái th ba ch định V1.0 Bài gi ng Đi n t s 215 Cấu trúc RAM Cấu trúc kh i c a RAM có bit li u bit địa V1.0 Bài gi ng Đi n t s 216 Bus liệu M ch vào V1.0 Bài gi ng Đi n t s 217 M ch điều khiển + Khi chế đ đọc, xung R/W m c logic Đ ng th i tín hiệu cho phép chọn CE1, CE2 đ c kích ho t m c nên lúc RE = 1, t c chế đ đọc đ c thiết lập Khi tín hiệu = nên tín hiệu cho phép ghi WE = (cấm ghi) + Khi chế đ ghi, xung R/W m c logic 0, = 1, đ ng th i tín hiệu cho phép chọn CE1, CE2 đ c kích ho t m c nên lúc WE = 1, t c chế đ ghi Khi tín hiệu R/W = nên tín hiệu cho phép đọc RE = (cấm đọc) + Tín hiệu tích cực đ ng th i CE1 = CE2 = hai chế đ đọc ghi phải đ c chuyển lúc t i mảng ô nh nhằm thông báo việc xuất (khi đọc) hay việc nhập (khi ghi) liệu t i địa ô nh đ c m ch giải mã chọn + Khi tín hiệu CE1 CE2 = (có m t tín hiệu CE tr ng thái khơng tích cực) m ch điều khiển hình 7-19 chuyển b nh sang chế đ ch (Standby) bất chấp tín hiệu R/W có tích cực hay không, lúc RE = WE = V1.0 Bài gi ng Đi n t s 218 DRAM Các ô nh đ c xắp xếp theo hàng c t m t ma trận nh Địa ô nh đ c chia thành hai phần: địa hàng c t Hai địa đ c đọc vào b đệm m t cách lần l t Xử lý kiểu đ c gọi h p kênh, lý để giảm kích th c b giải mã, t c giảm kích th c giá thành vi m ch Quá trình d n kênh địa đ c điều khiển b i tín hiệu RAS (Row Access Strobe) CAS (Column Access Strobe) Nếu RAS m c tích cực thấp DRAM nhận đ nh địa hàng Nếu CAS m c tích cực thấp DRAM nhận đ nh địa c t V1.0 Bài gi ng Đi n t s c địa đặt vào sử d ng c địa đặt vào sử d ng 219 DRAM M t ô nh c a DRAM g m có m t transistor tr ng MOS có tr l i vào l n m t t điện C linh kiện l u trữ m t bit thông tin t ng ng v i hai tr ng thái có khơng có điện tích t Transistor ho t đ ng nh m t công tắc, cho phép n p hay phóng điện tích c a t thực phép đọc hay viết Cực cửa (Gate) c a transistor đ c n i v i dây hàng (còn gọi dây từ-WL-Word Line) cực máng (Drain) đ c n i v i dây c t (còn đ c gọi dây bit BL-Bit Line), cực ngu n (Source) đ c n i v i t điện Điện áp n p t t ng đ i nhỏ, cần sử d ng khuếch đ i nh y m ch nh Do dòng rị c a transistor nên nh cần đ c n p l i tr c điện áp t thấp h n m t ng ỡng Quá trình đ c thực nh m t chu kỳ “làm t i” (refresh), điện áp t đ c xác định ( tr ng thái hay 1) m c điện áp logic đ c viết l i vào ô nh V1.0 Bài gi ng Đi n t s 220 SRAM VCC Tra Tra Tra C WL Trs Trs WL BL BL BL BL Một ô nhớ c a SRAM giữ thông tin b i tr ng thái c a m ch trig Thuật ngữ “tĩnh” nguồn ni ch a bị cắt thơng tin c a ô nhớ đ ợc giữ nguyên Khác với ô nhớ DRAM, ô nhớ trig cung cấp tín hi u s m nh h n nhiều có transistor nhớ, chúng có kh khuếch đ i tín hi u cấp trực tiếp cho đ ng bit Trong DRAM, khuếch đ i tín hi u khuếch đ i cần nhiều th i gian th i gian truy nhập dài h n Khi định địa trig SRAM, transistor bổ sung cho trig , gi i mã địa chỉ…cũng đ ợc đòi h i nh DRAM V1.0 Bài gi ng Đi n t s 221 SRAM Nh DRAM, cực c a c a transistor đ ợc n i với đ ng t cực máng n i với cặp đ ng bit Nếu s li u đ ợc đọc t ô nhớ, gi i mã hàng kích ho t đ ng dây t WL t ng ng Hai transistor T dẫn n i trig nhớ với cặp dây bit Nh hai l i Q Q_ đ ợc n i với đ ng bit tín hi u đ ợc truyền tới khuếch đ i cu i đ ng dây Vì n chênh l ch lớn nên x lý khuếch đ i nh nhanh h n DRAM (cỡ 10 ns ngắn h n), chip SRAM cần địa cột sớm h n th i gian truy nhập không đ ợc gi m Nh SRAM không cần thực hi n phân kênh địa hàng cột Sau s li u ổn định, gi i mã cột chọn cột phù hợp cho tín hi u s li u tới đ m s li u tới m ch V1.0 Bài gi ng Đi n t s 222 SRAM Viết s li u đ ợc thực hi n theo cách ng ợc l i Qua đ m vào gi i mã cột, s li u viết đ ợc đặt vào khuếch đ i phù hợp Cùng lúc gi i mã hàng kích ho t đ ng dây t làm transistor T dẫn Trig đ a s li u đ ợc l u trữ vào cặp dây bit Tuy vậy, khuếch đ i nh y h n transistor nên cấp cho đ ng bit tín hi u phù hợp với s li u viết Do đó, trig chuyển tr ng thái phù hợp với s li u giữ giá trị đ ợc l u trữ phụ thuộc vào vi c s li u viết trùng với s li u l u trữ hay không V1.0 Bài gi ng Đi n t s 223 Bộ nhớ bán c định - Bộ nhớ FLASH Trong năm gần đây, m t lo i b nh không bay h i m i xuất thị tr ng, th ng đ c sử d ng thay cho ổ đĩa mềm c ng máy tính Đó b nh flash Cấu trúc c a chúng c nh EEPROM, có l p kênh ơxit ô nh mỏng h n Do cần điện cỡ 12 V cho phép thực 10 000 chu trình xố lập trình B nh flash ho t đ ng gần mềm dẻo nh DRAM SRAM nh ng l i khơng bị s liệu bị cắt điện Hình 7- s đ kh i c a Phần m ng nh bao g m ô nh FAMOST nh đ c mô tả m c Gi ng nh SRAM, b nh flash không d n phân kênh địa Các b giải mã hàng c t chọn m t đ ng từ m t nhiều cặp đ ng bit S liệu đọc đ c đ a b đệm s liệu I/O đ c viết vào ô nh đ c định địa b i b đệm qua cổng I/O Xử lý đọc đ c thực v i điện MOS thông th ng 5V Để lập trình m t nh , đ n vị điều khiển flash đặt m t xung điện ngắn cỡ 10 μs 12 V gây nên m t chọc th ng thác lũ vào transistor nh để n p vào cửa M t chip nh flash Mb đ c lập trình khoảng sec, nh ng khác v i EEPROM việc xoá đ c thực chip m t Th i gian xố cho tồn b b nh flash khoảng sec Xử lý đọc, lập trình xố đ c điều khiển b i lệnh có đ dài byte đ c b xử lý viết vào ghi lệnh c a m ch điều khiển flash V1.0 Bài gi ng Đi n t s 224 Bộ nhớ bán c định - Bộ nhớ FLASH Mục đích s dụng c a nhớ flash để thay cho ổ đĩa mềm ổ đĩa c ng dung l ợng nh Do m ch tích hợp nên có u điểm kích th ớc nh tiêu thụ l ợng thấp, không bị nh h ng c a va đập Các đĩa c ng chất rắn dựa c s nhớ flash có lợi cơng suất tiêu thụ nh giá thành có dung l ợng tới vài Mbyte Các card nhớ lo i có u điểm khơng gặp ph i vấn đề thông tin nh tr ng hợp RAM CMOS pin Ni-Cd bị h ng Th i gian l u trữ thơng tin nhớ flash 10 năm, thông th ng 100 năm, với kho ng th i gian đĩa mềm c ng bị h ng Nh ợc điểm c a nhớ flash xoá theo kiểu lần l ợt t ng chip lần l ợt t ng trang V1.0 VPP WE CE OE Hình 7-9 S đ b nh FLASH Bài gi ng Đi n t s 225 Bộ nhớ bán c định - EPROM (Erasable PROM) Việc n p điện tử vào vùng cửa nổi, t c t o ô nh mang giá trị đ c thực b i xung điện có đ dài cỡ 50 ms đ l n + 20 V đặt cực cửa va cực máng Lúc điện tích mang l ng l n qua l p cách điện đế cửa Chúng tích t vùng cửa đ c giữ sau xung lập trình tắt Đó cửa đ c cách điện cao v i xung quanh điện tử khơng cịn đ l ng sau l nh đi, để v t ngồi l p cách điện Chúng đ c giữ m t th i gian dài (ít 10 năm) Để xố thơng tin, t c làm điện tích điện tử vùng cửa nổi, phải chiếu ánh sáng tử ngo i UV vào chíp nh Lúc này, điện tử hấp th đ l ng nhảy lên m c l ng cao r i khỏi cửa gi ng nh cách mà chúng thâm nhập vào Trong chip EPROM có m t cửa sổ làm thuỷ tinh th ch anh ánh sáng tử ngo i qua cần xoá s liệu b nh V1.0 Bài gi ng Đi n t s 226 Bộ nhớ bán c định - Bộ nhớ CACHE Giữa CPU b nh DRAM, ng i ta xen vào m t b nh SRAM nhanh có dung l ng nhỏ 1/10 1/100 lần b nh gọi cache; d i điều khiển c a m ch điều khiển cache, b nh l u trữ t m th i s liệu th ng đ c gọi cung cấp cho CPU th i gian ngắn Cache ch a thông tin m i vừa đ c CPU sử d ng gần Khi CPU đọc s liệu đ a m t địa t i b điều khiển cache Sau m t hai q trình sau xảy ra: Cache hit: địa có sẵn RAM cache Cache miss: ng c l i, địa khơng có sẵn RAM cache SRAM Cache DRAM nhớ CPU Bộ điều khiển CACHE Bài gi ng Đi n t s V1.0 227 M rộng dung l ợng nhớ Các vi m ch nhớ bán dẫn có dung l ợng xác định Mu n có nhớ có dung l ợng lớn h n, ta tìm cách ghép nhiều vi m ch nhớ nhằm ba mục đích sau: Tăng đ dài nh , nh ng không làm tăng s l Tăng s l ng từ nh nh ng không làm tăng đ dài từ nh Tăng s l V1.0 ng từ nh ng đ dài từ nh Bài gi ng Đi n t s 228 M rộng độ dài t Trên chíp nhớ, có đ ợc đến s hữu h n l i ra, th ng bit Mu n có độ dài t lớn h n, chẳng h n t lên 16 bit, ta tiến hành ghép nhiều chíp nhớ nh hình 7-10 đ i với RAM Đ i với ROM cách làm t ng tự, khác tr ng hợp này, khơng có l i vào R/⎯W A0 BUS địa An-1 RAM I RAM II ° ° D0 BUS liệu BUS liệu Dn-1 Hình 7-10 S đ m r ng đ dài từ Bài gi ng Đi n t s V1.0 229 M rộng dung l ợng (1) Mu n m rộng dung l ợng, ta ghép nhiều chíp l i với Nh biết, dung l ợng có liên quan đến s l i vào địa (C = 2N x độ dài t , với N s l i vào địa chỉ) C tăng chíp cần có thêm l i vào địa Khác với tr ng hợp m rộng độ dài t , m rộng dung l ợng l i vào/ra li u D R/ đ ợc n i song song Một phần dung l ợng đ ợc trữ vào chíp Sự phân chia dựa c s tổ hợp địa vào l i vào điều khiển Hình 7-11 s đồ ví dụ A0 A0 IC A11 2k A11 A12 A13 A0 IC A11 2k A0 IC A11 2k B giải mã vào Hình 7-11 Ph V1.0 A0 IC A11 2k ng pháp m r ng dung l Bài gi ng Đi n t s ng 230 M rộng dung l ợng (2) Để thực hi n phép m rộng ta ph i s dụng s l i vào địa dành riêng cho gi i mã (th ng địa có trọng s cao) s đồ ta chọn địa A12 A13 để gi i mã Do ta nhận đ ợc giá trị t ng ng Các giá trị tác động lên l i vào CS để m IC nhớ Các IC nhớ làm ROM RAM c hai tùy chọn Tuần tự m IC theo A12, A13 nh b ng ho t động sau A13 A12 _CS 000016 - 0FFF16 _CS1 _CS2 IC II 100016 - 1FFF16 _CS3 IC III 200016 - 2FFF16 1 _CS4 IC IV 300016 - 3FFF16 A0 IC A11 2k A0 IC A11 2k A0 IC A11 2k A0 IC A11 2k B giải mã vào Hình 7-11 Ph V1.0 IC I A11 A13 Kho ng địa A0 A12 IC m ng pháp m r ng dung l Bài gi ng Đi n t s ng 231 Tài li u tham kh o V1.0 Giáo trình Kỹ thuật số - Trần Văn Minh, NXB B u n 2002 Cơ sở kỹ thuật điện tử số, Đ i học Thanh Hoa, Bắc Kinh, NXB Giáo dục 1996 Kỹ thuật số, Nguy n Thúy Vân, NXB Khoa học kỹ thuật 1994 Lý thuyết mạch logic Kỹ thuật số, Nguy n Xuân Quỳnh, NXB B u n 1984 Fundamentals of logic design, fourth edition, Charles H Roth, Prentice Hall 1991 Digital engineering design, Richard F.Tinder, Prentice Hall 1991 Digital design principles and practices, John F.Wakerly, Prentice Hall 1990 VHDL for Programmable Logic by Kevin Skahill, Addison Wesley, 1996 The Designer's Guide to VHDL by Peter Ashenden, Morgan Kaufmann, 1996 Analysis and Design of Digital Systems with VHDL by Dewey A., PWS Publishing, 1993 Bài gi ng Đi n t s 232 ... 8421 lẻ 00 00 000 0 00 00 000 1 00 01 00 01 00 10 001 0 00 10 001 1 00 11 00 11 01 00 0 100 01 00 0 101 01 01 01 01 01 10 01 10 01 10 0111 01 11 01 11 100 0 100 0 100 0 100 1 100 1 100 1 Bài gi ng Đi n t s V1. 0 PL PC 101 M... 01 10 0111 01 01 01 00 1 100 1 101 1111 11 10 101 0 101 1 100 1 100 0 00 10 01 10 0111 01 01 01 00 1 100 1 101 1111 11 10 101 0 101 1 100 1 100 0 00 00 000 1 00 11 100 Mã chẵn, lẻ Mã chẵn mã lẻ hai lo i mã có kh ph? ?t. .. hai s có dấu sau theo ph ng pháp bù 1: 00 00 1 101 2 + 100 0 101 12 A) 00 00 0 101 B) 00 00 0 100 C) 00 00 001 1 Thực hi n phép cộng hai s có dấu sau theo ph D) 357,67 D) 00 00 001 0 ng pháp bù 2: 00 00