NGHIÊN CỨU VỀ KỸ THUẬT HỖ TRỢ ĐỒNG BỘ TẦN SỐ CHO VÒNG KHÓA PHA BỘI SỐ THẬP PHÂN KỸ THUẬT SỐ KIỂU BANG-BANG

ĐẠI HỌC ĐÀ NẴNG QUỸ PHÁT TRIỂN KH&CN BÁO CÁO TĨM TẮT ĐỀ TÀI KHOA HỌC & CƠNG NGHỆ CẤP ĐẠI HỌC ĐÀ NẴNG D ho NGHIÊN CỨU VỀ KỸ THUẬT HỖ TRỢ ĐỒNG BỘ TẦN SỐ CHO cD VỊNG KHĨA PHA BỘI SỐ THẬP PHÂN KỸ THUẬT SỐ KIỂU BANG-BANG aN Mã số: B2019-DN02-72 g an CHỦ NHIỆM ĐỀ TÀI: TS VÕ TUẤN MINH ĐÀ NẴNG, 03/2022 g an aN cD ho D DANH SÁCH CÁC THÀNH VIÊN THAM GIA NGHIÊN CỨU VÀ ĐƠN VỊ PHỐI HỢP CHÍNH Danh sách thành viên tham gia nghiên cứu TT Họ tên Nội dung nghiên cứu Đơn vị công tác lĩnh cụ thể giao vực chuyên môn TS Võ Tuấn Minh TS Ngô Minh Trí ThS Trần Anh Kiệt Khoa Điện tử - Viễn thông Chủ nhiệm / Kỹ thuật Điện tử Khoa Điện tử - Viễn thông Thành viên / Kỹ thuật Máy tính Ban Khoa học, Cơng nghệ Thư ký khoa học Môi trường, ĐH Đà Nẵng / Khoa học Máy tính Đơn vị phối hợp cD ho D Nội dung phối hợp nghiên Họ tên người đại nước cứu diện đơn vị g an aN Tên đơn vị g an aN cD ho D MỤC LỤC MỤC LỤC DANH MỤC CÁC TỪ VIẾT TẮT DANH MỤC CÁC HÌNH VẼ .4 THÔNG TIN KẾT QUẢ NGHIÊN CỨU .5 INFORMATION ON RESEARCH RESULTS GIỚI THIỆU TỔNG QUAN CHƯƠNG – TỔNG QUAN VỀ VỊNG KHĨA PHA KỸ THUẬT SỐ BỘI SỐ THẬP PHÂN KIỂU BANG - BANG ……………………………………………………………………………………10 1.1 Giới thiệu 10 1.2 Nhiễu lượng tử DTC 10 Kết luận chương 10 CHƯƠNG – KỸ THUẬT HỖ TRỢ ĐỒNG BỘ TẦN SỐ SỬ DỤNG BỘ SO SÁNH PHA MỨC 11 2.1 Mơ hình miền thời gian BB-PLL 12 2.2 Giá trị tối thiểu vùng chết TPD 12 2.3 Trạng thái tín hiệu mạch trạng thái độ 12 2.4 Tối ưu thông số thiết kế 13 Kết luận chương 13 CHƯƠNG –ĐỀ XUẤT KỸ THUẬT CHUYỂN KÊNH NHANH……………………………… 14 3.1 Giới thiệu chương 14 3.3 Kỹ thuật chuyển kênh nhanh 14 3.4 Mô 15 Kết luận chương 15 DANH MỤC CÁC TỪ VIẾT TẮT Từ viết tắt PLL BB PD TDC DTC DSM LMS DLF DCO Tiếng Anh Phase Locked Loop Bang Bang Phase Detector Time/Digital Converter Digital/Time Converter Digital Sigma Modulator Least Mean Square Digital Lowpass Filter Digitally Controlled Oscillator Dịch nghĩa Tiếng Việt Vịng khóa pha Bộ so sánh pha Chuyển đổi Thời gian/Số Chuyển đổi Số/Thời gian Bộ điều chế Delta Sigma Bình phương tối thiểu Bộ lọc số thơng thấp Bộ tạo dao động số DANH MỤC CÁC HÌNH VẼ Hình 1.1 BB PLL số kiểu bội số thập phân-N sử dụng DTC……………………………………… 11 Hình 1.2 Phổ lượng Sdtc(f) nhiễu lượng tử cửa DTC…………………………… …11 D Hình 2.1 Sơ đồ khối kỹ thuật hỗ trợ đồng tần số BB-PLLs…………………………….12 Hình 2.2 Số chu kỳ lấy mẫu giai đoạn độ với giá trị khác ∆tdz…………… 12 ho Hình 3.1 BB-PLL kỹ thuật số bội số thập phân N sử dụng kỹ thuật chuyển mạch nhanh………… 13 cD Hình 3.2 Ví dụ độ tw0[k] αp lớn…………………………………………………… 14 Hình 3.3 Đồng tần số (trên) hội tụ hệ số LMS (dưới)…………………………………… 14 aN Hình 3.4 Số xung cần thiết cho độ / x0………………………………………………………… 14 Hình 3.5 Số xung cần thiết cho độ / bước nhảy tần số………………………………….15 g an ĐẠI HỌC ĐÀ NẴNG TRƯỜNG ĐẠI HỌC BÁCH KHOA CỘNG HÒA XÃ HỘI CHỦ NGHĨA VIỆT NAM Độc lập – Tự – Hạnh phúc g an aN cD ho D THƠNG TIN KẾT QUẢ NGHIÊN CỨU Thơng tin chung: - Tên đề tài: Nghiên cứu kỹ thuật hỗ trợ đồng tần số cho vịng khóa pha bội số thập phân kỹ thuật số kiểu Bang-Bang - Mã số: B2019-DN02-72 - Chủ nhiệm: TS Võ Tuấn Minh - Tổ chức chủ trì: Trường Đại học Bách Khoa, Đại học Đà Nẵng - Thời gian thực hiện: 24 tháng (từ 03/2020 đến 03/2022) Mục tiêu: - Xác định nguyên nhân khiến thời gian đồng tần số dài kỹ thuật hỗ trợ đồng tần số áp dụng - Tối ưu hóa thơng số thiết kế vịng khóa pha kỹ thuật số bội số thập phân kiểu BB kỹ thuật sử dụng so sánh pha 3-mức - Đề xuất kỹ thuật hỗ trợ đồng tần số Tính sáng tạo: - Tối ưu hóa thông số thiết kế để rút ngắn thời gian khóa tần số - Đề xuất kỹ thuật cải thiện tốc độ khóa pha Kết nghiên cứu: - Mơ hình mơ hệ thống Matlab - Công thức xác định tham số tối ưu cho việc đồng tần số - Kỹ thuật hỗ trợ đồng tần số Tên sản phẩm: - 01 báo tạp chí nước ngồi thuộc danh mục SCIE / Q1: Tuan Minh Vo, “Fast-Switching Technique for Fractional-N Digital Bang-Bang PLL Based Frequency Synthesizers”, IEEE Transactions on Circuits and Systems II: Express Briefs (TCAS II), DOI: 10.1109/TCSII.2021.3136767 (Early Access) - 01 báo chuyên san ICT, tạp chí KHCN Đại học Đà Nẵng (thuộc danh mục tính điểm HĐCDGSNN): Tuan Minh Vo, "Analysis of First- and Second-Order Digital ∆Σ Modulator Used in Fractional-N PLLs", UD - JOURNAL OF SCIENCE AND TECHNOLOGY: ISSUE ON INFORMATION AND COMMUNICATIONS TECHNOLOGY, VOL 19, NO 12.2, PP 10–16, 2021 - 01 báo tạp chí KHCN Đại học Đà Nẵng (thuộc danh mục tính điểm HĐCDGSNN): Võ Tuấn Minh, Lê Quốc Khánh, Trần Quốc Huy, Ngơ Minh Trí, "Phân tích ảnh hưởng độ phân giải chuyển đổi số / thời gian sử dụng vịng khóa pha số bang-bang kiểu bội số thập phân-N", Tạp chí khoa học công nghệ - Đại học Đà Nẵng (chấp nhận đăng) - Sản phẩm đào tạo: Hướng dẫn 02 sinh viên Khóa 17 Khoa Điện tử Viễn thơng thực Sinh viên nghiên cứu khoa học thực Đồ án tốt nghiệp 01 báo cáo Tập san Sinh viên nghiên cứu khoa học năm học 2021-2022 Trường Đại học Bách khoa Lê Quốc Khánh Lớp: 17DTCLC MSSV: 106170239 Trần Quốc Huy Lớp: 17DTCLC MSSV: 106170237 - Sản phẩm ứng dụng: 01 mơ hình mơ Matlab 01 mơ hình Simulink Phương thức chuyển giao, địa ứng dụng, tác động lợi ích mang lại kết nghiên cứu: 6.1 Phương thức chuyển giao: Chuyển giao toàn sản phẩm gồm: báo khoa học, chương trình máy tính, báo cáo tổng kết đề tài 6.2 Địa ứng dụng: Trường Đại học Bách Khoa, Đại học Đà Nẵng 6.3 Tác động lợi ích mang lại kết nghiên cứu: g an aN cD ho D INFORMATION ON RESEARCH RESULTS g an aN cD ho D General information: Project title: Frequency-Aid technique for Fractional-N Digital Bang-Bang Phase-Locked-Loops Code number: B2019-DN02-72 Coordinator: Dr Tuan Minh Vo Implementing Institution: The University of Danang, University of Science and Technology Duration: from 03/2020 to 03/2022 Objective(s): - Find out why the frequency locking time remains long although the frequency-aid technique has been applied - Optimization of design parameters for fractional-N digital Bang-Bang phase-locked loop using 3-level phase comparator - Propose a new frequency-aid technique Creativeness and innovativeness: - Optimize design parameters to shorten frequency locking time - Proposed a novel technique to further improve the phase locking speed Research results: - System simulation model on Matlab - Formula to determine optimal parameters for frequency locking - New frequency-aid technique Products: - 01 article in SCIE / Q1 journal: Tuan Minh Vo, “Fast-Switching Technique for Fractional-N Digital Bang-Bang PLL Based Frequency Synthesizers”, IEEE Transactions on Circuits and Systems-II: Express Briefs (TCAS II), DOI: 10.1109/TCSII.2021.3136767 (Early Access) - 01 article in the ICT issue, journal of Science and Technology - The University of Danang (under the scoring list of the State Council of Education and Training): Tuan Minh Vo, "Analysis of First- and Second-Order Digital ∆Σ Modulator Used in Fractional-N PLLs" ", UD - JOURNAL OF SCIENCE AND TECHNOLOGY: ISSUE ON INFORMATION AND COMMUNICATIONS TECHNOLOGY, VOL 19, NO 12.2, PP 10–16, 2021 - 01 article in the Journal Science and Technology of The University of Danang (under the scoring list of the State Council of Education and Training): Vo Tuan Minh, Le Quoc Khanh, Tran Quoc Huy, Ngo Minh Tri, " ANALYSIS OF EFFECT OF DIGITAL / TIME CONVERTER RESOLUTION WHEN BEING USED IN FRACTIONAL-N DIGITAL BANG-BANG PHASELOCKED-LOOPS ", Journal of Science and Technology - University of Danang (accepted for publication) - Training products: instruct 02 students of Cohort 17 of the Faculty of Electronics and Telecommunications to conduct scientific research and implement the Graduation Project 01 report in the Journal of Scientific Research Students for the academic year 2021-2022 of University of Science and Technology Le Quoc Khanh Class: 17DTCLC MSSV: 106170239 Tran Quoc Huy Class: 17DTCLC MSSV: 106170237 - Application products: 01 simulation model on Matlab and 01 model on Simulink Method of transferring, address of application, impacts and benefits of research results: 6.1 Method of transferring Transferring all products including scientific papers, synthesis reports of the research to The University of Danang - University of Science and Technology (DUT) 6.2 Address of application The University of Danang-University of Science and Technology (DUT) 6.3 Impacts and benefits of research results - For education and training: Serving teaching subjects + "Design of ICs" of the engineer training program - Faculty of Electronics and Telecommunications + "Design of Analog Integrated Circuit and Systems" of engineer training program - Faculty of FAST - For relevant fields of science and technology: Scientific reports show how to set parameters for frequency sync assist technique using 3-level phase comparator and oscillator multiband as well as a new technique that further improves the frequency synchronization speed + For the lead organization and the facilities applying research results: Simulation program, research report on high-performance phase-locked ring design g an aN cD ho D GIỚI THIỆU TỔNG QUAN g an aN cD ho D Tính cấp thiết đề tài Bộ tổng hợp tần số với độ phân giải cao tạo vòng khóa pha kỹ thuật số bội số thập phân trở thành thành phần thiếu hệ thống chip dùng cho truyền tải tín hiệu khơng dây, ví dụ cơng nghệ 5G Nó giúp cho việc truyền tải tín hiệu diễn cách đồng xác Trong năm gần đây, xu hướng sử dụng so sánh pha 1-bit (cịn gọi Bang-Bang, BB) vịng khóa pha kỹ thuật số bội số thập phân ngày trở nên phổ biến Bộ so sánh pha BB giúp giảm mức tiêu thụ lượng vịng khóa pha cách đáng kể so với sử dụng so sánh pha nhiều 1-bit Tuy vậy, sử dụng so sánh pha BB, phát sinh độ trễ thời gian đồng tần số tín hiệu tín hiệu vào xảy so sánh pha có hai mức -1 Năm 2018, giải pháp sử dụng thêm so sánh pha 3-mức đề xuất để cải thiện vấn đề Mặc dù giải pháp chứng minh tính thực tiễn dựa kết đo đạc, nay, chưa có báo cáo giải thích, phân tích sâu nguyên lý hoạt động, tối ưu hóa thơng số thiết kế tồn Để giải vấn đề trên, đề tài này, chúng tơi tiến hành phân tích, đánh giá cách tồn diện dựa việc mơ hình hóa vịng khóa pha kiểu BB mơ hình phi tuyến miền thời gian để giải thích biến thiên tín hiệu hệ thống hoạt động để đồng tần số Dựa vào đó, chúng tơi đề xuất việc tối ưu hóa thông số, việc giúp kỹ sư thiết kế thuận lợi áp dụng có tinh chỉnh thích hợp với hệ thống, yêu cầu thiết kế Ngoài ra, số trường hợp sử dụng giải pháp với so sánh pha 3-mức, thời gian đồng tần số dài, và, nguyên nhân tượng chưa hiểu rõ Vì vậy, dựa kết phân tích ngun lý hoạt động, chúng tơi đưa nguyên nhân đề xuất giải pháp cụ thể để cải thiện tốc độ đồng vòng khóa pha kỹ thuật số bội số thập phân kiểu BB Mục tiêu đề tài Xác định nguyên nhân khiến thời gian đồng tần số dài kỹ thuật hỗ trợ đồng tần số áp dụng Tối ưu hóa thơng số thiết kế vịng khóa pha kỹ thuật số bội số thập phân kiểu BB kỹ thuật sử dụng so sánh pha 3-mức Đề xuất kỹ thuật hỗ trợ đồng tần số Đối tượng, phạm vi nghiên cứu • Đối tượng nghiên cứu: Bộ tổng hợp tần số dựa vịng khóa pha kỹ thuật số bội số thập phân kiểu Bang-Bang có sử dụng kỹ thuật hỗ trợ đồng tần số với so sánh pha 3-mức tạo dao động đa dải • Phạm vi nghiên cứu: - Lý thuyết tổng quan - Hoạt động đồng tần số đối tượng nghiên cứu thời gian độ - Mơ hình phi tuyến đối tượng nghiên cứu mức độ hệ thống - Xác minh dựa mơ kết tính tốn lý thuyết Cách tiếp cận phương pháp nghiên cứu • Đề tài thực sở kiến thức tảng về: Kết hợp phân tích mơ hình, phương trình tốn học với xác minh mơ mức độ hệ thống • Phương pháp nghiên cứu: - Phương pháp nghiên cứu định tính, mơ tả hoạt động vịng khóa pha thời gian q độ, đưa nhận xét trường hợp xấu khiến thời gian đồng tần số bị dài - Phương pháp thu thập liệu mô để chứng minh đắn phân tích tốn học CHƯƠNG – TỔNG QUAN VỀ VỊNG KHĨA PHA SỐ BỘI SỐ THẬP PHÂN KIỂU BANG - BANG 1.1 Giới thiệu Ngày nay, tổng hợp tần số (PLL) thành phần thiếu hệ thống vi mạch điện tử tích hợp Nó sử dụng nhằm mục đích đồng hóa hoạt động hệ thống dùng để điều chế/giải điều chế (tách sóng) tín hiệu truyền mạng khơng dây cD ho D Hình 1.1 Một cách tổng quát, PLL số kiểu bội số thập phân-N bao gồm khối sau: khối so sánh pha (phase detector: PD), lọc thông thấp (low-pass filter: LPF), mạch tạo dao động điều khiển tín hiệu số (digitally controlled oscillator: DCO), khối chia tần số (frequency divider: DIV) Hình 1.1 Trong đề tài này, để giảm điện tiêu thụ PLL, khối PD thực flip-flop đơn giản loại D, gọi Bang-Bang (BB) PD 1.2 Nhiễu lượng tử DTC Để BB PLL hoạt động tổng hợp tần số, chênh lệch thời gian ngõ vào BBPD phải giảm thiểu đến mức nhỏ dao động gây nguồn nhiễu Vì lí này, chuyển đổi số/thời gian (DTC) thêm vào phía sau DIV nhằm loại bỏ nhiễu lượng tử Nhờ đó, phân bổ lượng miền tần số nhiễu lượng tử sau qua khối DTC 𝐿𝐿2𝑑𝑑𝑑𝑑𝑑𝑑 𝜋𝜋𝜋𝜋 �sin � 3𝐹𝐹𝑟𝑟𝑟𝑟𝑟𝑟 𝐹𝐹𝑟𝑟𝑟𝑟𝑟𝑟 aN 𝑆𝑆𝑑𝑑𝑑𝑑𝑑𝑑 (𝑓𝑓) = |𝑇𝑇𝑑𝑑𝑑𝑑𝑑𝑑 (𝑓𝑓)|2 = (1.1) g an Kết công thức (1.1) xác minh mơ phỏng, minh họa Hình 1.2 Do phần lớn nhiễu dịch chuyển lên miền tần số cao, nhiễu lượng tử loại bỏ tính lọc thông thấp PLL, vậy, việc thực vịng khóa pha kiểu BB với bội số thập phân điều khả thi Hình 1.2 Kết luận chương Việc sử dụng DTC cho phép thực BB PLL kỹ thuật số kiểu bội số thập phân Nhờ đó, lượng tiêu thụ hệ thống giảm thiểu cách đáng kể Tuy nhiên, phát sinh khác mà thiết kế BB PLL ta cần phải quan tâm để đáp ứng yêu cầu tổng hợp tần số ứng dụng truyền tải khơng dây, tốc độ đồng tần số 10 CHƯƠNG – KỸ THUẬT HỖ TRỢ ĐỒNG BỘ TẦN SỐ SỬ DỤNG BỘ SO SÁNH PHA MỨC 2.1 Giới thiệu chương Hình 2.1 minh họa sơ đồ khối đơn giản kỹ thuật hỗ trợ đồng tần số cách sử dụng so sánh pha mức (TPD) để điều chỉnh dải tần thô DCO g an aN cD ho D Hình 2.1 2.2 Giá trị tối thiểu vùng chết TPD Để chọn giá trị thích hợp cho ∆tdz vùng chết TPD, điều kiện để ngăn chặn tượng giới hạn chu kì xảy BB PLL xem xét Ký hiệu σ∆t độ lệch chuẩn nhiễu phân bố theo Gaussian Bằng kết mô phỏng, ta chứng minh để đảm bảo khơng có tượng giới hạn chu kì xảy hệ thống, giá trị vùng chết nên (2.1) 2.3 Trạng thái tín hiệu mạch trạng thái độ Nói chung, biến thiên lỗi thời gian ngõ vào BBPD, ∆t[k], pha độ chia thành ba giai đoạn kỹ thuật hỗ trợ đồng tần số sử dụng Giai đoạn đầu thời điểm mà đóng góp dải tần thơ chi phối thay đổi chu kì DCO Giai đoạn trung gian đóng góp dải tần thơ khơng cịn chi phối diễn liên tục Cuối cùng, giai đoạn bình thường tính từ chu kỳ mà tín hiệu TPD cố định 2.4 Tối ưu thông số thiết kế Đầu tiên, giá trị ∆tdz xem xét theo tương quan với bước nhảy thời gian λ1Td[k] Việc tối ưu hóa phụ thuộc vào giai đoạn trung gian giai đoạn chi phối thời gian thời trường hợp xấu Dựa phân tích, chúng tơi đề xuất xác minh mơ (2.2) Hình 2.2 Tiếp theo, xây dựng giá trị tối ưu cho λ1 α1 dựa biến thiên tín hiệu mạch giai đoạn Giá trị tối ưu λ1 11 (2.3) Để tránh tượng trượt chu kỳ, α1 cần thỏa mãn (2.4) Trong BB PLL cổ điển, để tăng tốc độ khóa tần số, giá trị α1 lớn chọn Tuy nhiên, giai đoạn trung gian phức tạp Tùy theo giá trị tín hiệu số tinh chỉnh dải tần DCO mà α1 lớn hay bé để rút ngắn thời gian đồng bộ, nói cách khác, khơng tồn giá trị tối ưu cho α1 Kết luận chương Chương vùng chết tối thiểu cho phép TPD sử dụng kỹ thuật hỗ trợ đồng tần số cho BB-PLL kỹ thuật số bội số thập phân N xác định biến đổi nhiễu ngẫu nhiên ngõ vào Phân tích cho thấy tồn pha trung gian giai đoạn độ Điều dẫn đến việc chọn độ lợi đường tích phân bổ sung cách thích hợp cho tất trường hợp khóa tần số Ngồi ra, biểu thức cho vùng chết tối ưu độ lợi đường tỷ lệ bổ sung trình bày để đảm bảo thời gian độ ngắn, công suất TPD thấp sử dụng đầy đủ dải điều tần DCO g an aN cD ho D CHƯƠNG – ĐỀ XUẤT KỸ THUẬT CHUYỂN KÊNH NHANH 3.1 Giới thiệu chương Trong chương này, đề xuất kỹ thuật chuyển kênh nhanh nhằm mục đích rút ngắn khơng thời gian đồng tần số mà thời gian hội tụ hệ số LMS kênh tổng hợp tần số chuyển Chúng đưa biểu thức hữu ích cho tham số thiết kế kỹ thuật đề xuất 3.2 Kỹ thuật chuyển kênh nhanh A Kiến trúc Kiến trúc BB-PLL sử dụng kỹ thuật chuyển mạch nhanh đề xuất mô tả Hình 3.1 Hình 3.1 Ta có (3.1) twj[k] αj từ chỉnh tần độ lợi đường tích phân dải tần DCO thứ j (j = 1, 2, 3) Ngõ TPD, ei[k] (i = 1, 2) biểu thị 12 (3.2) D dzi vùng chết TPD thứ i Ký hiệu Td0 Td,l chu kỳ DCO trạng thái chạy tự trạng thái bị khóa, tức Td,l = Tr/N Giả định (3.3) KT3, KT2, KT1 KT0 độ phân giải thời gian tuyến tính hóa từ thơ đến tinh Trong (3.12), x3, x2 x1 số nguyên để biểu thị số lượng tụ điện BẬT dải tần thô tương ứng x0 số thực, ngõ chuyển đổi số/tương tự Theo đó, phần nguyên twj[k], ký hiệu int(twj[k]), áp dụng cho dải tần thô DCO Do chồng chất dải tần, nên tìm tập hợp khác bao gồm số nguyên x’3, x’2 x’1 số thực x’0 để thể giá trị cuối từ chỉnh tần DCO, (3.4) Trong thời gian độ, giá trị chỉnh tần nhảy qua lại tập hợp Cụ thể, int(twj[k]) nhảy từ xj sang x’j int(twj-1[k]) di chuyển phía xj-1, int(twj[k]) = x’j, int(twj1[k]) buộc phải lùi lại x’j-1, đó, int(twj[k]) lùi lại xj Vì lí mà kỹ thuật đồng tần số trước chưa thể rút thời gian độ ngắn Trong BB-PLL kỹ thuật số điển hình, tw0[k] biểu thị (3.5) aN cD ho Vì việc điều chỉnh dải tần DCO cấu trúc TPD đối xứng, nên tình xấu xảy tw0[k] khoảng (x0 + x’0)/2 thời điểm Để giải hoạt động chồng chéo này, kiến trúc đề xuất sử dụng chế điều chỉnh không đối xứng cho dải tần tinh dựa độ lợi αp bổ sung sau (3.6) g an nơi αp >> α Rõ ràng, điều giúp tw0[k] tăng đến x0 với tốc độ nhanh nhiều so với giảm xuống x’0 Vì vậy, dao động ∆t[k] gần int(tw1[k]) x1 x’1, từ (3.6) (3.7), thời gian để ngắt hoạt động dự kiến ngắn dao động không cân Tfb[k] Trong kiến trúc đề xuất, khai thác đầu TPD1 để tăng tốc độ hội tụ h[k] sau (3.7) γp >> γ Bằng cách này, hệ số hội tụ trạng thái dừng không bị ảnh hưởng yếu tố bổ sung, đó, dao động h[k] giữ mức nhỏ B Tham số thiết kế Như thảo luận, giá trị lớn αp mong muốn Tuy nhiên, có trường hợp tw0[k] nhảy qua x0 kéo theo ∆t[k] trở thành âm, tw0[k] giảm -α chu kỳ e[k] = -1 Trong trường hợp trình giảm tw0[k] kéo dài, tức αp/α lớn, int(tw1[k]) thay đổi thành x1 thời điểm (điểm A) Sau đấy, int(tw1[k]) nhận lại x1 tw0[k] = (điểm B) Việc điều chỉnh tw0[k] đặt lại trình tương tự (từ điểm C) lặp lại dẫn đến thời gian độ dài Để tránh tượng xảy ra, αp phải chọn thỏa mãn (3.8) Về bản, giá trị lớn γp mong muốn để có hội tụ hệ số LMS nhanh chóng Tuy nhiên, biết, có giới hạn để đảm bảo hội tụ Trong trường hợp này, giá trị lớn αp nhận sau, 13 (3.9) Kbb σ2w độ lợi tuyến tính BBPD trạng thái ổn định phương sai w Hình 3.2 3.3 Mô g an aN cD ho D Hình 3.3 Hình 3.4 Hình 3.3 cho thấy lợi ích việc khóa tần số thơ đảm bảo hội tụ hệ số LMS tăng tốc Vì hoạt động chồng chéo chi phối nhiều thời gian thời bị loại bỏ kỹ thuật mới, thời gian độ mức cho tất giá trị cuối từ chỉnh tần dải tần tinh 14 (Hình 3.4) tất bước tần số (Hình 3.5) Chúng tơi nhận kết gần tương tự (không hiển thị) Hình 3.7 kênh chuyển từ tần số cao xuống tần số thấp ngược lại Trong trường hợp xấu nhất, số chu kỳ lấy mẫu giảm từ 230x103 kỹ thuật trước xuống cịn 6x103 kỹ thuật đề xuất Hình 3.5 D Kết luận chương Một kỹ thuật đề xuất cho BB-PLL kỹ thuật số bội số thập phân để cải thiện thời gian chuyển kênh g an aN cD ho KẾT LUẬN Đề tài đạt mục tiêu đặt ra, cụ thể là: - Xây dựng mơ hình mơ dựa thông số thiết kế thực tế tham khảo từ báo cáo khoa học đăng tạp chí uy tín Mơ hình mơ xây dựng mức độ hệ thống sử dụng ngôn ngữ Matlab, nhiên, đáp ứng yếu tố tin cậy nội dung nghiên cứu tập trung vào thời gian đồng tần số, yếu tố định chủ yếu thuật tốn nên khơng bị sai lệch nhiều mô tả ngôn ngữ phần cứng VHDL Matlab Ngoài ra, đề tài giúp sinh viên tự xây dựng mơ hình vịng khóa pha công cụ Simulink, giúp triển khai đồ án tốt nghiệp theo hướng mới, có tính thực tiễn cao so với đồ án thông thường - Đề tài tính tốn đề xuất phương án tối ưu hóa tham số thiết kế cho kỹ thuật hỗ trợ đồng tần số sử dụng so sánh pha mức Các kết tính tốn xác minh mơ phỏng, đăng tạp chí khoa học uy tín Nhờ có việc tối ưu tham số thiết kế mà thời gian đồng tần số đảm bảo ngắn kỹ thuật sử dụng so sánh pha mức - Đề tài đề xuất kỹ thuật chí cịn rút ngắn thời gian q độ nhiều lần bị ảnh hưởng hoạt động chồng chất dải tần DCO gây Nghiên cứu hoàn toàn đạt trình triển khai đề tài, xác minh cơng bố tạp chí khoa học uy tín, đáp ứng yêu cầu sản phẩm khoa học đăng kí thuyết minh đề tài 15