Báo cáo Thiết kế vi mạch số HCMUT

Báo cáo thí nghiệm thiết kế vi mạch số TP HỒ CHÍ MINH, THÁNG 4 NĂM 2022 BÁO CÁO THÍ NGHIỆM THIẾT KẾ VI MẠCH SỐ GVHD Bùi Lê Quốc Doanh SVTH Nguyễn Viết Việt MSSV 1835044 ĐẠI HỌC QUỐC GIA TP HỒ CHÍ MINH.

ĐẠI HỌC QUỐC GIA TP.HỒ CHÍ MINH TRƯỜNG ĐẠI HỌC BÁCH KHOA KHOA ĐIỆN – ĐIỆN TỬ BỘ MÔN ĐIỆN TỬ BÁO CÁO THÍ NGHIỆM THIẾT KẾ VI MẠCH SỐ GVHD: Bùi Lê Quốc Doanh SVTH: Nguyễn Viết Việt MSSV: 1835044 TP HỒ CHÍ MINH, THÁNG NĂM 2022 MỤC LỤC PHẦN I: THIẾT KẾ VÀ ĐO ĐẠC CÁC CỔNG LOGIC CỔNG NOT 1.1 Thiết kế sơ đồ nguyên lý cho cổng NOT 1.2 Thực mô đáp ứng DC 1.3 Thực mô đáp ứng TRANSIENT CỔNG NAND2 2.1 Thiết kế sơ đồ nguyên lý cho cổng NAND2 2.2 Thực mô đáp ứng DC cho cổng NAND2 2.3 Thực mô đáp ứng Transient cho cổng NAND2 CỔNG NOR2 10 3.1 Thiết kế sơ đồ nguyên lý cho cổng NOR2 10 3.2 Thực mô đáp ứng DC cho cổng NOR2 11 3.3 Thực mô đáp ứng Transient cho cổng NOR2 13 CỔNG FLIP FLOP 14 4.1 Thiết kế sơ đồ nguyên lý Flip Flop 14 4.2 Kiểm tra đáp ứng Transient 16 PHẦN II: THIẾT KẾ VÀ ĐO ĐẠC SRAM 17 LÝ THUYẾT 17 1.1 Hoạt động chức Wringting 18 1.2 Hoạt động chức Reading 19 1.3 Thiết kế sơ đồ nguyên lý cho SRAM cell 20 THỰC HIỆN MÔ PHỎNG SRAM CELL 21 2.1 Thực mô chế độ writing SRAM cell 21 2.2 Thực mô chế độ reading SRAM cell (không dùng SA) 24 PHẦN III: QUY TRÌNH THIẾT KẾ VÀ SẢN XUẤT VI MẠCH 27 1 SPECIFICATION 27 FRONT END 28 BACK END 32 SẢN XUẤT CHIP 35 PHẦN I: THIẾT KẾ VÀ ĐO ĐẠC CÁC CỔNG LOGIC CỔNG NOT 1.1 Thiết kế sơ đồ nguyên lý cho cổng NOT IN OUT 1 Bảng 1.1.1 Bảng thật cổng NOT Sơ đồ nguyên lý ký hiệu cổng: Hình 1.1.1 Sơ đồ nguyên lý cổng NOT Hình 1.1.2 Ký hiệu cổng NOT 1.2 Thực mô đáp ứng DC Sử dụng ADE L để thực mô đáp ứng DC cổng NOT, thực cấp tín hiệu input dạng xung RAMP tầm điện áp thay đổi từ đến 1V khảo sát đáp ứng ngõ Thông số Giá trị Vdd 1V Cload fF Vin 0–1V Bảng 1.2.1 Thiết lập thông số cho mô đáp ứng DC Hình 1.2.1 Sơ đồ mạch mơ DC Thực đo điện áp ngõ giá trị Vin sau: Vin 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 (V) Vout 999 995 962 861 194 48 15 (mV) Bảng 1.2.1: Điện áp ngõ giá trị Vin 0.9 1.0 0.30 0.02 Hình 1.2.2 Đáp ứng DC cổng NOT V Nhận xét: Ta thấy Vinv  0.45  0.5 = dd Do LO-skewed inverter với r= p 1 n 1.3 Thực mô đáp ứng TRANSIENT Sử dụng ADE L thực mô theo thời gian (mô transient) để kiểm tra hoạt động theo bảng thật cổng NOT, kết thu dạng sóng hình bên dưới, với thiết lập cho mạch testbench bảng 3-2 Tương tự cho trường hợp kiểm tra hoạt động cho cổng khác có nhiều chân ngõ vào ta việc thêm nguồn xung vào với thông số thiết lập giống trường hợp khác giá trị chu kỳ độ rộng xung Thông số Giá trị Vdd 1V Cload fF V1 0V V2 1V Rise time ps Fall time ps Delay ns Pulse width ns Period ns Bảng 1.3.1 Thiết lập thông số cho đáp ứng transient Hình 1.3.1 Sơ đồ mạch dùng để mơ Transient Hình 1.3.2 Đáp ứng Transient ngõ cổng NOT Nhận xét: Khi ngõ vào IN chuyển từ sang ngõ OUT chuyển từ sang ngược lại Do đó, cổng NOT hoạt động xác Mỗi tín hiệu ngõ vào chuyển từ sang (hoặc sang 0) xảy undershoot (hoặc overshoot) ngõ Undershoot (hoặc overshoot) nói hiệu ứng bootstrapping gây Ở hiệu ứng này, ta xét tới tụ coupling Cgd Hình 1.3.3 Sơ đồ CMOS có xét tụ Cgd • Khi Vin tăng từ đến 1V ∆t (Vout 1V) tụ Cgd nạp không bù lại lượng tăng áp 1V Vin nên làm tăng áp Vout (Vgd = Vin - Vout) • Tương tự với Vin giảm Thực đo giá trị sau đáp ứng ngõ ra: từ 1V 0V Thông số Kết Tr – Rising Time (20% - 80%) 15E-12 Tf – Falling Time (80% - 20%) 9E-12 Tr – Rising Time (10% - 90%) 2.E-12 Tf – Falling Time (90% - 10%) 14E-12 Tpdr - Rising propagation delay (90% - 50%) 12.4E-12 Tpdf - Falling propagation delay (10% - 50%) 7.81E-12 Tpd - Propagation delay (50% - 50%) 10.1E-12 Dynamic Power 723.48 nW Switching Power 11.04 nW Static Power 0.52 nW Total Power 724 nW CỔNG NAND2 2.1 Thiết kế sơ đồ nguyên lý cho cổng NAND2 A B Y 0 1 1 1 Bảng 2.1.1 Bảng thật cổng NAND2 Wn 90 nm Ln 50 nm Wp 90 nm Lp 50 nm Bảng 2.1.2 Bảng giá trị kích thước NMOS PMOS Sơ đồ nguyên lý & ký hiệu cổng: Hình 2.1.1 Sơ đồ nguyên lý cổng NAND2 Hình 2.1.2: Ký hiệu cổng NAND2 2.2 Thực mô đáp ứng DC cho cổng NAND2 Sử dụng ADEL để thực mô đáp ứng DC cổng NAND2, thực cấp tín hiệu input dạng xung RAMP tầm điện áp thay đổi từ đến 1V khảo sát đáp ứng ngõ Thông số Giá trị Vdd 1V Cload fF Vin1 0–1V Vin2 0–1V Bảng 2.2.1 Thiết lập thơng số cho mơ đáp ứng DC Hình 2.2.1 Sơ đồ mạch dùng để mô DC Thực đo điện áp ngõ giá trị Vin sau: Vin1 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 (V) Vin2 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 (V) Vout 999.9 999.1 996.1 978.1 921.4 744.4 60.2 12.7 (mV) 0.9 1.0 0.9 1.0 1.3 0.099 Hình 2.2.2 Đáp ứng DC ngõ cổng NAND2 Nhận xét: Ta thấy điện áp threshold cổng NAND2 khoảng 0.55 V 2.3 Thực mô đáp ứng Transient cho cổng NAND2 Sử dụng ADE L để kiểm tra hoạt động cổng NAND2 với thiết lập cho mạch testbench sau: Thông số Giá trị Vdd 1V Cload fF Vpulse cho ngõ vào A V1 0V V2 1V Rise time 0.001 ns Fall time 0.001 ns Delay ns Pulse witdh ns Period ns Vpulse cho ngõ vào B V1 0V V2 1V Rise time 0.001 ns Fall time 0.001 ns Delay ns Pulse witdh ns Period ns − Đối với tụ có giá trị C = 100 fF tiến hành mắc thêm Sense Amplifier Hình 2.12 Kết mơ đọc SRAM cell với tụ có giá trị C = 100 fF mắc thêm Sense Amplifiers Nhận xét: Tại 5ns, World line kích lên 1, bắt đầu kết nối đường bit_line với liệu bên Đường bit_line_x bắt đầu giảm dần điện áp Tại 5.2ns, tụ điện bên xả khoảng điện áp kích xung COLX dài 1ns cho phép dẫn điện áp từ BL xuống RBL BLX xuống RBLX Tại 5.3, xung COLX kết thúc, ngắt hoàn toàn SRAM với mạch Sense Amplifiers Lúc RBLX 5.3ns có điện áp 886.91 mV RBL 969.6 mV, trùng với điện áp BL BLX Sau xung SAEN kích dẫn 1, mở NMOS bắt đầu gây sụt áp RBLX RBL Sau 5.5ns, RBLX có điện áp 484.56 mV đủ để kích dẫn PMOS bên phía cịn lại Đồng thời RBL có điện áp 813.1 mV bắt đầu tăng điện áp trở lại PMOS dẫn RBL đạt 900mV thiết lập bit 5.636 ns RBLX tiếp tục giảm điện áp xuống 100mV 5.746ns, tổng cộng trình đọc 0.746ns Trong đọc SRAM theo cách thơng thường 2ns mạch Sense Amplifiers tăng tốc trình đọc lên đáng kể 26 PHẦN III: QUY TRÌNH THIẾT KẾ VÀ SẢN XUẤT VI MẠCH Quy trình thiết kế chip tích hợp bắt đầu cách thơng số kỹ thuật củakhách hàng Sau tiến hành bước để thực thiết kế chip Một chu kỳ thiết kế điển hình thể biểu đồ thể hình Hình 3.1 Các bước quy trình thiết kế vi mạch Để thiết kế vi mạch cần nhận yêu cầu kỹ thuật người đặt hàng (Specification) Sau quy trình thiết kế vi mạch gồm nhiều khâu, nhiều bước phức tạp chia làm hai công đoạn lớn Front End Back End Sau thực thiết kế xong tiến hàng sản xuất chip (Manufacturing) SPECIFICATION Bước trình thiết kế xác định yêu cầu kỹ thuật hệ thống Yêu cầu kỹ thuật hệ thống yêu cầu khách hàng sản phẩm thiết kế Các yếu tố xem xét trình bao gồm hiệu xuất, chức kích thước vật lý Cơng nghệ chế tạo kỹ thuật thiết kế xem xét tới Yêu cầu kỹ thuật hệ thống phải đạt yêu cầu thị trường, công nghệ lợi nhuận Kết cuối giai đoạn thơng số kích thước, tốc độ, cơng suất chức hệ thống VLSI Ta lên ý tưởng cụ thể hóa, chi tiết yêu cầu thiết kế dạng tài liệu (Specification), cho người khác nhìn vào hiểu chất, mục đích vi 27 mạch để tiến hành thiết kế bước Các specification dạng định dạng nào, file văn bản, thuyết trình hay mơ tả giấy đạt mục đích thể rõ ràng, cụ thể vi mạch cần tạo dễ hiểu, dễ tiếp cần với người đọc specification Một ví dụ đơn giản Ripple Carry Adder (4-bit) Với ta cần đầu vào A, B đầu vào bit đưa kết tổng đầu Trong ví dụ thơng số kỹ thuật hệ thống đầu vào A, B đầu tổng, chức thực tổng hai số, độ trễ để thực thuật toán, mức tiêu thụ điện năng, tần số hoạt động công nghệ chế tạo (45mnm, 60nm, 90nm,vv) Thông số kỹ thuật Ripple Carry Adder hiển thị bên dưới: Hình 3.2 Thơng số kỹ thuật thiết kế Ripper Carry Adder FRONT END Front end chịu trách nghiệm nhận yêu cầu từ khách hàng sau tìm giải pháp thực biến đổi u cầu thành RTL để mơ ta mạch Người hoạt động công đoạn cần thiết phải nắm vi mạch mức độ hành vi, tức hoạt động vi mạch tình cụ thể mặt chức a) Sys-tem Level Design (Thiết kế cấp độ hệ thống) Dựa vào mô tả specification, người ta tiến hành bước Sys-tem Level Design (Thiết kế cấp độ hệ thống) Bước thường diễn thiết kế có quy mơ lớn, mà khối tạo thành vi mạch có quy mơ lớn Ở quy mơ lớn vậy, mơ hình mơ sử dụng ngơn ngữ lập trình cấp cao C++, SystemC, Python, Matlab 28 sử dụng Chung ngôn ngữ lập trình dựa tảng thư viện viện đồ sộ, phù hợp cho việc kiểm tra hành vi vi mạch mức độ hệ thống Từng khối vi mạch xây dựng dựa ngôn ngữ cấp cao kết nối với model hay platform để kiểm chứng khối vi mạch tổng Hình 3.3 Ví dụ mơ hình cấp hệ thống Matlab b) RTL(Register Transfer level) Design Bước việc thiết kế vi mạch RTL Design (thiết kế cấp độ chuyển ghi) Những mơ tả bước trước thực ngơn ngữ lập trình phần cứng (Verilog, System Verilog, HDL, VHDL, VHSIC-HDL) để mô tả cấu trúc (structure) hành vi (behavior) thiết kế Ở đó, khối vi mạch thể dạng module; module lại chứa khối module nhỏ (tương tự việc phân bậc khối bước Sys-tem Level Design) module nhỏ mức độ cổng RTL Design đánh bước quan trọng thiết kế vi mạch mơ tả vừa đủ chi tiết, cụ thể vi mạch, đủ bao quát để việc kiểm tra vi mạch diễn thuận tiện không phức tạp Bước dùng biểu thức Boolean (sử dụng cổng ghi) thông tin thời gian Các biểu thức Boolean tối ưu để đạt thiết kế logic nhỏ để giúp chạy với chức thiết kế 29 Hình 3.4 Ví dụ thiết kế file Verilog cho thiết kế cộng c) RTL Verification Để kiểm tra hoạt động code bước RTL Design, người ta thực bước RTL Verification (Kiểm định RTL) Bước này, công cụ kiểm định (Synopsys, Mentor, Cadence) sử dụng để nhằm tìm lỗi hay sai sót RTL để sửa lại cho phù hợp Các testbench (môi trường dùng cho việc kiểm tra RTL) xây dựng từ quy mô tổng quát đến cục bộ, vừa nhằm tìm sai sót RTL vừa phải đảm bảo tình xay vi mạch thiết kế, thông qua file report hay waveform (dạng sóng) thể hành vi, hoạt động vi mạch mơ tả RTL Hình 3.5 Waveform vi mạch DVE d) Synthesis Sau đảm bảo code không bị lỗi chức năng, file RTL đưa Synthesis(tổng hợp) Là bước chuyển từ RTL sang Gate-level-Netlist Thực đồng thời optimization, mapping, translation Bước thực thông qua công cụ hỗ trợ Nhiệm vụ công cụ hỗ trợ chuyển module TRL Design thành 30 module chức mà hỗ trợ thư viện phần cứng(thư viện nhà sản xuất) Tối ưu lại kết nối logic RTL không ảnh hưởng tới chức ban đầu mạch Kết bước file RTL chuyển tương tự với file report hiệu thời gian Nếu quan sát cổng RTL sau tổng hợp, ta thấy cổng RTL ban đầu thay có module thư viện đồng thời số lượng cổng logic giảm xuống Ngoài ra, ta xem report để quan sát báo cáo khác liên quan đến diện tích, timing, chất lượng RTL đảm bảo khơng có vi phạm xảy Hình 3.6 Ví dụ cho bước Synthesis thiết kế vi mạch Hình 3.7 File sau Synthesis 31 e) Netlist Verification Sau Synthesis tiến hành kiểm tra có sai sót phải thực lại cơng đoạn trước nhằm khắc phục lỗi phát sinh Trên thực thế, vi mạch sau thiết kế RTL thường phải sửa lại, khắc phục nhiều lần hoạt động xác BACK END Quá trình chịu trách nhiệm thức vật lý mạch Giúp biến đổi mạch RTL thành thiết kế vật lý, bao gồm cổng kết nối Người hoạt động công đoạn tập trung nhiều vào đặc tính vật lý q trình sản xuất vi mạch a) Design for test Design for test (DFT) cụm từ dùng mô tả cho việc chèn khối phụ vào thiết kế vi mạch để tạo đường kiểm tra vi mạch sau hoàn thiện sản xuất Các khối phụ, gọi BIST (Built-in Self Test), chí cịn thêm vào RTL gốc kỹ sư thiết kế sau Synthesis Bước DFT thường áp dụng cho thiết kế có quy mơ lớn, mà q trình kiểm tra tổng thể trở nên phức tạp phải dùng BIST để đảm bảo hoạt động cục khối yếu DFT cơng nghệ để có khả kiểm tra chức cell, FF sau sản xuất, cách chèn thêm, thay cell cell có chức quét kiểm tra Trong q trình sản xuất khơng đảm bảo thành cơng 100%, có số transistor bị sai lệch dẫn tới chức cell không hoạt động, DFT kiểm tra đc vùng, nhóm, hay chí 32 cụ thể cell bị lỗi Hình 3.8 Design for test b) Static Timing Analysis Static Timing Analysis (STA) phân tích thời gian tĩnh bước quy trình thiết kế vi mạch Ở bước này, thông số hiệu timing ưu tiên hàng đầu Dựa vào thư viện cơng nghệ có, yêu cầu, buộc vi mạch, STA thực mơ hình timing nhằm tìm buộc (nếu có) timing, hiệu vi mạch có qua cung cấp thêm buộc mặt không gian cho bước cuối Back End PnR (Place & Route) STA trình kiểm tra timing cho tồn thiết kế, song song với số bước STA kiểm tra không cần pattern, giúp tiết kiệm thời gian đáng kể so với cách kiểm tra mô STA dựa vào điểm bắt đầu kết thúc dựa vào constraint đặt để kiểm tra timing tất đường Để thực phân tích thời gian tĩnh ta thơng qua tool PrimeTime Synopsys 33 Hình 3.9 Mơ tả q trình STA sử dụng tool PrimeTime Synopsys c) Place & Route Place & Route bước xếp lại khối vi mạch mặt không gian thông qua tool IC Compiler Synopsys Các khối con, IP kết nối I/O (input/output) điều chỉnh vị trí cho không vi phạm buộc mà bước Synthesis STA cúng cấp, từ vừa đảm bảo hoạt động mạch chức năng, thời gian, vừa tối ưu diện tích vi mạch tạo thành Kết bước layout tổng hợp làm từ bước Kết bước gửi đến nhà máy tiền hành sản xuất theo yêu cầu Mặc dù bước hiển thị tên hai giai đoạn: Place Route chia thành ba bước: Placement, Clock Tree Synthesis (CTS) and Routing Placement : trình đặt tất Netlist lên vùng cho phép chip (top or block) Đầu tiên ta đặt vị trí để tối ưu hóa thời gian giảm tắc nghẽn khơng tính đền việc khối chồng chéo Tiếp theo ta xếp lại để loại bỏ khối chồng chéo không gian quy định Clock Tree Synthesis (CTS): tạo đệm để cân tất mạng để tránh vi phạm liên quan đến độ lệch, thời gian chuyển mạch tối đa, điện dung , setup hold times 34 Routing: chịu trách nhiệm thiết kế tất dây dẫn cần thiết để kết nối khối mạch, phải tuân theo quy tắc nhà sản xuất Các kết nối khối thực cách sử dụng lớp kim loại đặt chồng lên kết nối với Đảm bảo chức khả sản xuất Ta cần lưu ý thư viện công nghệ sử dụng bước Synthesis, STA Place & Route phải trùng khớp với nhà máy ta mong muốn sản xuất vi mạch Sau Routing, ta cần kiểm tra DRC (Design Rule Check) nhằm kiểm tra ràng buộc theo yêu cầu nhà máy LVS (Layout vs Schematic) nhằm kiểm tra liệu có khác biệt netlist mạch sau Place & Route File sau hoàn thiện định dạng GDSII (đi gds) Hình 3.10 Màn hình sau thực Routing SẢN XUẤT CHIP Dữ liệu sau tạo bước Place & Route ta có liệu GDSII (đi gds), gửi tới nhà máy chế tạo IC Tại nhà máy chế tạo, liệu dùng để tạo mặt nạ (mask) chế tạo thành vi mạch Sau chế tạo, wafer chia thành nhiều miếng nhỏ riêng lẻ gọi chip Mỗi chip đóng gói thành linh kiện mà thường thấy a) Chuẩn bị wafer: bước tinh chế( xử lí hóa học) cát (SiO2) thành silic nguyên chất (99,9999%) 35 b) − − − Hình 3.11 Các bước cho trình sản xuất wafer Các bước xử lý wafer: Để sản xuất wafer cần sử dụng phòng (Clean room) Độ phòng chế tạo phải tuân thủ theo tiêu chuẩn ISO khác (từ ISO đến ISO 9) Xử lí bề mặt: Đây việc cần thực chế tạo wafer phòng Công đoạn làm bề mặt thường thực axit mạnh Việc xử lý bề mặt giúp loại bỏ tạp chất vô cơ, hữu sai hỏng bề mặt wafer trước chuyển sách bước Ơxi hóa(Oxidation): chế tạo người ta thường phải dùng lớp SiO2 bề mặt tinh thể Si Lớp có tác dụng bảo vệ bề mặt linh kiện bán dẫn tác dụng mơi trường bên ngồi, che chắn bề mặt Si q trình khuếch tán Ngồi lớp SiO2 cịn sử dụng làm cực gate cho transistor 36 − Khuếch tán (Diffusion): kỹ thuật sử dụng để tạo vùng chuyển tiếp transistor − Quang khắc(Photolithography): tập hợp q trình quang hóa nhằm tạo bề mặt silicon có kích thước hình dạng giống thiết kế Để làm điều cần phải có mặt nạ (mask), chất cảm quang, nguồn sáng UV dung dụng hình Ở bước sử dụng Mask Alignment mask để xác định xác vị trí quang khắc − Cấy ion(Ion Implantation): đặc tính sử dụng để thay đổi đặc tính điện silicon 37 − Ăn mịn(Etching): wafer có lớp phủ bước giống làm mạch điện(PCB) Sau dùng mực cảm quang in lên sau đến bước xóa phần khơng cần tới − Kỹ thuật màng mỏng( Chemical Vapor Deposition) để tạo lớp vật liệu có bề dày mong muốn lớp vật liệu khác 38 − Rửa(wet process): bước làm wafer dung dịch hóa học c) Đo đạc khảo sát thơng số công nghệ Đây giai đoạn sau phiến silicon qua bước phòng Ở bước người kỹ sư cần xác định đặc tuyến I-V, C-V điện trở (R), dòng rò, chế độ làm việc linh kiện Lúc chip nằm wafer Để tiến hành bước tiếp sau, người kĩ sư phải cắt rời chip wafer giai đoạn chip gọi “die” d) Đóng gói kiểm tra(Packaging and Final test) Để nối dây, cấp nguồn cho chip hoạt động (sản phầm thành phẩm) chung ta phải qua công đoạn: − Hàn chip trần đế: sử dụng hàn dùng chất keo dính hàn eutectic − Hàn dây: không giống hàn thiếc linh kiện điện tử, hàn dây chip việc làm đòi hỏi yêu cầu cao hiểu biết cấu trúc IC Có hai phương pháp hàn TC kỹ thuật hàn dùng siêu âm 39 − Kiểm tra chất lượng mối hàn: để đảm bảo chất lượng mối hàn người kỹ sư phải kiểm tra tiếp xúc dây hàn mối hàn có tốt hay khơng Cuối sau nhận vi mạch mẫu từ nhà máy chế tạo, vi mạch cần kiểm chứng với vài ứng dụng khác bo mạch demo thực tế Mục đích việc kiểm chứng để chứng minh hệ thống thiết kế theo thông số kỹ thuật đề đặc tả 40 ... thể hình Hình 3.1 Các bước quy trình thiết kế vi mạch Để thiết kế vi mạch cần nhận yêu cầu kỹ thuật người đặt hàng (Specification) Sau quy trình thiết kế vi mạch gồm nhiều khâu, nhiều bước phức... III: QUY TRÌNH THIẾT KẾ VÀ SẢN XUẤT VI MẠCH Quy trình thiết kế chip tích hợp bắt đầu cách thơng số kỹ thuật củakhách hàng Sau tiến hành bước để thực thiết kế chip Một chu kỳ thiết kế điển hình... tảng thư vi? ??n vi? ??n đồ sộ, phù hợp cho vi? ??c kiểm tra hành vi vi mạch mức độ hệ thống Từng khối vi mạch xây dựng dựa ngôn ngữ cấp cao kết nối với model hay platform để kiểm chứng khối vi mạch tổng