Báo cáo môn thiết kế logic số7

BÁO CÁO BÀI TẬP LỚN NHĨM 12 HỌC VIỆN CƠNG NGHỆ BƯU CHÍNH VIỄN THƠNG KHOA KĨ THUẬT ĐIỆN TỬ BÁO CÁO BÀI TẬP LỚN MÔN THIẾT KẾ LOGIC SỐ Giảng viên : TS Trần Thúy Hà Sinh viên : Nguyễn Văn Thắng B18DCDT241 Phạm Minh Trí B18DCDT253 Vũ Đức Nguyện 12 B18DCDT177 Nhóm : Hà Nội, ngày 30 tháng 11 năm 2021 BÁO CÁO BÀI TẬP LỚN NHĨM 12 MỤC LỤC I Viết chương trình mơ tả mạch quảng cáo hiển thị chữ chạy nhấp nháy LED đoạn hiển thị dòng chữ HELLO 2022 .3 Phương án giải toán Code VHDL 3 Mô .7 schematic II Viết chương trình mơ tả mạch phát chuỗi bit nhị phân liên tiếp, đầu xuất chuỗi bit “1010” đầu trường hợp lại Phương án giải toán: Code VHDL Mô 12 Schematic 12 III Viết chương trình mơ tả mạch phát sai mã đầu vào mã BCD 13 Hướng giải toán 13 Code VHDL 13 Mô 15 Schematic 15 IV Viết chương trình mơ tả phân kênh 1:32, có đầu vào điều khiển hoạt động mức cao, lối hiển thị LED đơn 16 Hướng giải toán 16 Code VHDL 16 Mô 17 Schematic 18 BÁO CÁO BÀI TẬP LỚN NHÓM 12 I    Viết chương trình mơ tả mạch quảng cáo hiển thị chữ chạy nhấp nháy LED đoạn hiển thị dòng chữ HELLO 2022 Phương án giải toán Đầu vào: xung clock, reset Đầu : 10 led đoạn Ta thực tạo mảng gồm 20 phần tử :  10 phần tử led trajng thái tắt  10 phần tử là chữ từ HELLO 2022  Thực cho chạy phần tử mảng từ phần tử phần tử cuối dịng chữ xuất từ phải sang trái 10 X X X X X X X X X X H X X X X X X X X X H E X X X X X X X X H E L X X X X X X X H E L L X X X X X X H E L L O X X X X X H E L L O X X X X X H E L L O X X X X H E L L O X X X H E L L O X 2 X H E L L O X 2  Sau thị đầy đủ chữ HELLO 2022 ta thực nháy led  Nháy led xong thực lại từ đầu  Nếu gặp reset =1 reset tất trạng thái ban đầu X X X X X X X X X X Code VHDL library IEEE; use IEEE.STD_LOGIC_1164.ALL; use ieee.numeric_std.all; Uncomment the following library declaration if using arithmetic functions with Signed or Unsigned values use IEEE.NUMERIC_STD.ALL; Uncomment the following library declaration if instantiating BÁO CÁO BÀI TẬP LỚN NHÓM 12 any Xilinx leaf cells in this code library UNISIM; use UNISIM.VComponents.all; entity main is Port ( clk : in STD_LOGIC; rst : in STD_LOGIC; led1 : out STD_LOGIC_VECTOR (6 downto 0); led2 : out STD_LOGIC_VECTOR (6 downto 0); led3 : out STD_LOGIC_VECTOR (6 downto 0); led4 : out STD_LOGIC_VECTOR (6 downto 0); led5 : out STD_LOGIC_VECTOR (6 downto 0); led6 : out STD_LOGIC_VECTOR (6 downto 0); led7 : out STD_LOGIC_VECTOR (6 downto 0); led8 : out STD_LOGIC_VECTOR (6 downto 0); led9 : out STD_LOGIC_VECTOR (6 downto 0); led10 : out STD_LOGIC_VECTOR (6 downto 0)); end main; architecture Behavioral of main is signal number : integer range to 20; signal kt : integer range to 3; type t is array(0 to 20) of std_logic_vector(6 downto 0); signal thang : t := ("1111111","1111111","1111111","1111111","1111111","1111111","1111111","1111111", "1111111","1111111","1001001","0000110","1000111","1000111","1000000","1111111"," 0100100","1000000","0100100","1111001","0000000"); begin process (clk,rst) variable i : integer range to 10; BÁO CÁO BÀI TẬP LỚN NHÓM 12 variable j : integer range to 3; begin if rst = '1' then i := 0; elsif clk'event and clk = '1' then if i