BÁO cáo 1 THÍ NGHIỆM THIẾT kế VI MẠCH số

ĐẠI HỌC QUỐC GIA ĐẠI HỌC BÁCH KHOA TP HỒ CHÍ MINH  BÁO CÁO THÍ NGHIỆM THIẾT KẾ VI MẠCH SỐ 1.1 THIẾT KẾ SƠ ĐỒ NGUYÊN LÝ Bảng 3-1 Bảng thật cổng NOT A Y Sơ đồ nguyên lý & ký hiệu cổng: Hình 1-1 Sơ đồ nguyên lý cổng NOT Hình 1-2 Ký hiệu cổng NOT 1.2 THỰC HIỆN MÔ PHỎNG ĐÁP ỨNG DC Sử dụng ADEL để thực mô đáp ứng DC cổng NOT, thực hiên cấp tín hiệu input dạng xung RAMP tầm điện áp thay đổi từ đến 1V khảo sát đáp ứng ngõ Thông số VDD Cload Vin Giá trị 1V 1f F V – 1V Sơ đồ mạch đo DC: Thực đo điện áp ngõ giá trị Vin sau: Vin 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1.0 Vout 0.9995 0.9948 0.9655 0.8463 0.1605 0.0472 0.0153 0.0029 308.7E-6 24.8E-6 Thực vẽ lại dạng sóng Vout: Nhận xét: Theo lý thuyết, Vin=0 -> Vout=1, Vin=1 -> Vout=0, điểm chuyển áp lý tưởng V M=1/2=0.5 Theo số liệu đo đạc thực tế, ta nhận thấy chút sai số nhỏ dòng rò sai số linh kiện Tuy vậy, ta kết luận mạch khảo sát theo nguyên lý hoạt động cổng NOT 1.3 THỰC HIÊN MÔ PHỎNG ĐÁP ỨNG TRANSIENT Thông số mạch: Thông số VDD Cload Voltage Voltage Rise time Fall time Delay Pulse width Period Giá trị 1V fF 0V 1V ps ps ns ns ns Mạch kiểm tra hoạt động cổng NOT: Kết mô phỏng: Thực đo giá trị sau đáp ứng ngõ ra: Thông số Kết Trise – Rising Time (20% - 80%) 15.8 ps Tfall – Falling Time (80% - 20%) 9.5 ps Trise – Rising Time (10% - 90%) 22.5 ps Tfall – Falling Time (90% - 10%) 13.8 ps Dynamic Power 709.4 nW Switching Power 1.4 THỰC HIÊN VẼ LAYOUT CHO CỔNG NOT Hoàn thành stick diagram: Hoàn thành layout cổng NOT: 2.1 THIẾT KẾ SƠ ĐỒ NGUYÊN LÝ CỔNG NAND2 Bảng 2-1 Bảng thật cổng NAND2 A X B X Y 1 Bảng 2-2 Bảng giá trị kích thước NMOS PMOS WN LN WP LP Sơ đồ nguyên lý & Ký hiệu cổng 90n 50n 90n 50n Thực đo điện áp ngõ giá trị Vin sau: Vin1 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 Vin2 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 Vout 0.999 0.996 0.979 0.919 0.264 0.060 0.011 0.001 0.0001 Thực vẽ lại dạng sóng Vout Nhận xét: Khoảng chuyển tiếp từ xuống mạch kéo dài, lệch phải so với mốc 0.5V Khi mạch nhận tín hiệu điện áp mức thấp mạch kéo lên qua PMOS, khoảng điện áp cho phép kéo dài, nhận tín hiệu điện áp mức cao, phải dẫn qua NMOS nên điện áp cho phép cần phải cao ( >0,6) 2.3 MÔ PHỎNG ĐÁP ỨNG TRANSIENT CỔNG NAND2 Sử dụng ADE L để kiểm tra hoạt động cổng NAND2 với thiết lập cho mạch testbench sau: Vdd= V, Cload = 1f , Vpulse cho ngõ vào A (voltage = V, voltage = V, delay = ns, rise time = fall time = ps, pulse width = ns, period = ns), Vpulse cho ngõ vào B (voltage = V, voltage = V, delay = ns, rise time = fall time = ps, pulse width = 2.5 ns, period = ns) thời gian mô transient ns Mạch Testbench: Hình 2-5 Mạch kiểm tra hoạt động cổng NAND2 Kết mô phỏng: 2.4 THIẾT KẾ LAYOUT CỔNG NAND2 - Hoàn thành stick diagram cổng NAND2: - Hoàn thành layout cổng NAND2 2.5 THIẾT KẾ SƠ ĐỒ NGUYÊN LÝ CỔNG NOR2 Bảng 2-3 Bảng thật cổng NOR2 A 0 B X X OUT 0 Bảng 2-4 Bảng giá trị kích thước NMOS PMOS WN LN WP LP Sơ đồ nguyên lý & Ký hiệu cổng 90n 50n 90n 50n Hình 2-6 Sơ đồ nguyên lý cổng NOR2 Hình 2-7 Ký hiệu cổng NOR2 2.6 MƠ PHỎNG ĐÁP DC CỔNG NOR2 Sử dụng ADEL để thực mô đáp ứng DC cổng NAND2, thực hiên cấp tín hiệu input dạng xung RAMP tầm điện áp thay đổi từ đến 1V khảo sát đáp ứng ngõ Thông số VDD Cload Vin1 Vin2 Giá trị 1V fF 0V – 1V 0V – 1V Thực đo điện áp ngõ giá trị Vin sau: Vin1 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 Vin2 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 Vout 0.998 0.979 0.858 0.092 0.021 0.007 0.001 0.165 0.014 0.001 Sơ đồ mạch đo DC: Thực vẽ lại dạng sóng Vout : Nhận xét: Khoảng chuyển tiếp từ xuống mạch kéo dài, lệch trái so với mốc 0.5V Do mạch nhận tín hiệu điện áp mức thấp mạch kéo lên phải qua PMOS, nhận tín hiệu điện áp mức cao, mạch dẫn qua NMOS nên điện áp cho phép không cần cao (< 0.4) 2.7 MƠ PHỎNG ĐÁP ỨNG TRANSIENT CỔNG NOR2 Hình 2-8 Mạch kiểm tra hoạt động cổng NOR2 Kết mô phỏng: 2.4 THIẾT KẾ LAYOUT CỔNG NOR2 - Hoàn thành stick diagram cổng NOR2: - Hoàn thành layout cổng NOR2: 3.1 THIẾT KẾ SƠ ĐỒ NGUYÊN LÝ DFF Bảng 3-1 Bảng thật cổng DFFNEG CLK 0, 1,  0, 1,    D X X Q X X Bảng 3-22 Bảng giá trị kích thước NMOS PMOS WN LN WP LP 90n 50n 90n 50n Sơ đồ nguyên lý & Ký hiệu cổng: Hình 3-3 Sơ đồ nguyên lý cổng DFFNEG Qnext 1 Hình 3-4 Ký hiệu cổng DFFNEG 3.2 KIỂM TRA ĐÁP ỨNG TRANSIENT Sử dụng ADE L để kiểm tra hoạt động cổng DFFNEG với thiết lập cho mạch testbench sau: Vdd= V, Cload = f , Vpulse cho ngõ vào D (voltage = V, voltage = 1V, delay = ns, rise time = fall time = ps, pulse width = ns, period = ns), Vpulse cho ngõ vào CLK (voltage = V, voltage = V, delay = ns, rise time = fall time = ps, pulse width = ns, period = ns) thời gian mô transient 20 ns Mạch testbench kết dạng sóng thu hình đây: Hình 3-5 Mạch kiểm tra hoạt động cổng DFFNEG Kết mô phỏng: ... đổi từ đến 1V khảo sát đáp ứng ngõ Thông số Vin1 Vin2 Sơ đồ mạch đo DC: Giá trị 1V fF V – 1V – 1V Thực đo điện áp ngõ giá trị Vin sau: Vin1 0 .1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 Vin2 0 .1 0.2 0.3... đổi từ đến 1V khảo sát đáp ứng ngõ Thông số VDD Cload Vin1 Vin2 Giá trị 1V fF 0V – 1V 0V – 1V Thực đo điện áp ngõ giá trị Vin sau: Vin1 0 .1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 Vin2 0 .1 0.2 0.3 0.4... thay đổi từ đến 1V khảo sát đáp ứng ngõ Thông số VDD Cload Vin Giá trị 1V 1f F V – 1V Sơ đồ mạch đo DC: Thực đo điện áp ngõ giá trị Vin sau: Vin 0 .1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1. 0 Vout 0.9995