1. Trang chủ
  2. » Giáo Dục - Đào Tạo

(LUẬN văn THẠC sĩ) nghiên cứu, thiết kế modul thực hành FPGA

93 5 0

Đang tải... (xem toàn văn)

Tài liệu hạn chế xem trước, để xem đầy đủ mời bạn chọn Tải xuống

THÔNG TIN TÀI LIỆU

Thông tin cơ bản

Định dạng
Số trang 93
Dung lượng 10,29 MB

Nội dung

Ngày đăng: 18/05/2022, 07:07

HÌNH ẢNH LIÊN QUAN

Hình1. 1: Mạch PLA - (LUẬN văn THẠC sĩ) nghiên cứu, thiết kế modul thực hành FPGA
Hình 1. 1: Mạch PLA (Trang 13)
Hình1. 2: Mạch PAL - (LUẬN văn THẠC sĩ) nghiên cứu, thiết kế modul thực hành FPGA
Hình 1. 2: Mạch PAL (Trang 13)
bảng tìm kiếm (LUT: - (LUẬN văn THẠC sĩ) nghiên cứu, thiết kế modul thực hành FPGA
bảng t ìm kiếm (LUT: (Trang 15)
Để xây dựng đợc các mạch số phải bắt đầu với bảng chân lý dựa vào các yêu cầu kỹ thuật đa ra.. - (LUẬN văn THẠC sĩ) nghiên cứu, thiết kế modul thực hành FPGA
x ây dựng đợc các mạch số phải bắt đầu với bảng chân lý dựa vào các yêu cầu kỹ thuật đa ra (Trang 16)
1.4.2.2.Các khối logic có thể cấu hình đợc (CLBs: Configurable Logic Blocks) - (LUẬN văn THẠC sĩ) nghiên cứu, thiết kế modul thực hành FPGA
1.4.2.2. Các khối logic có thể cấu hình đợc (CLBs: Configurable Logic Blocks) (Trang 19)
sơ đồ hình 1.7. Có ba bảng Lookup (LUT), đợc dùng làm các bộ tạo hàm, - - (LUẬN văn THẠC sĩ) nghiên cứu, thiết kế modul thực hành FPGA
sơ đồ h ình 1.7. Có ba bảng Lookup (LUT), đợc dùng làm các bộ tạo hàm, - (Trang 20)
Hình1. 9: Sơ đồ khối chức năng của Flip-Flop trong CLB - (LUẬN văn THẠC sĩ) nghiên cứu, thiết kế modul thực hành FPGA
Hình 1. 9: Sơ đồ khối chức năng của Flip-Flop trong CLB (Trang 21)
Hình1. 8: Bộ tạo hàm 5 đầu vào - (LUẬN văn THẠC sĩ) nghiên cứu, thiết kế modul thực hành FPGA
Hình 1. 8: Bộ tạo hàm 5 đầu vào (Trang 21)
Hình1.1 0: Ghép nối các tín hịêu điều khiển. - (LUẬN văn THẠC sĩ) nghiên cứu, thiết kế modul thực hành FPGA
Hình 1.1 0: Ghép nối các tín hịêu điều khiển (Trang 23)
Hình 1.14: Sơ đồ khối chung của các kênh kết nối trong CLB - (LUẬN văn THẠC sĩ) nghiên cứu, thiết kế modul thực hành FPGA
Hình 1.14 Sơ đồ khối chung của các kênh kết nối trong CLB (Trang 29)
Hình 1.16: Phân bố mạng tổng thể của Spartan - (LUẬN văn THẠC sĩ) nghiên cứu, thiết kế modul thực hành FPGA
Hình 1.16 Phân bố mạng tổng thể của Spartan (Trang 32)
Cấu trúc của một chơng trình VHDL đợc minh hoạ nh hình 2.1. - (LUẬN văn THẠC sĩ) nghiên cứu, thiết kế modul thực hành FPGA
u trúc của một chơng trình VHDL đợc minh hoạ nh hình 2.1 (Trang 37)
Bảng 2.1: Các toán tử và mức độ u tiên - (LUẬN văn THẠC sĩ) nghiên cứu, thiết kế modul thực hành FPGA
Bảng 2.1 Các toán tử và mức độ u tiên (Trang 46)
Hình 3.1: Trình tự thiết kế với FPGA - (LUẬN văn THẠC sĩ) nghiên cứu, thiết kế modul thực hành FPGA
Hình 3.1 Trình tự thiết kế với FPGA (Trang 60)
Hình 3.2: Sơ đồ khối của modul - (LUẬN văn THẠC sĩ) nghiên cứu, thiết kế modul thực hành FPGA
Hình 3.2 Sơ đồ khối của modul (Trang 62)
 Máy PC có cấu hình Pentium II, 1,2GHz, 128Mb RAM trở lên. - (LUẬN văn THẠC sĩ) nghiên cứu, thiết kế modul thực hành FPGA
y PC có cấu hình Pentium II, 1,2GHz, 128Mb RAM trở lên (Trang 64)
Hình 3.3: Kit XSA10 0- - (LUẬN văn THẠC sĩ) nghiên cứu, thiết kế modul thực hành FPGA
Hình 3.3 Kit XSA10 0- (Trang 65)
Trong bảng 3.2, chỉ những chân đánh dấu (*) có thể đợc sử dụng làm các chân vào/ra. - (LUẬN văn THẠC sĩ) nghiên cứu, thiết kế modul thực hành FPGA
rong bảng 3.2, chỉ những chân đánh dấu (*) có thể đợc sử dụng làm các chân vào/ra. (Trang 66)
Hình 3.4 minh hoạ giao tiếp giữa máy tính và FPGA thông qua cổng LPT. - (LUẬN văn THẠC sĩ) nghiên cứu, thiết kế modul thực hành FPGA
Hình 3.4 minh hoạ giao tiếp giữa máy tính và FPGA thông qua cổng LPT. (Trang 67)
Bảng mã của 26 ký tự chữ in hoa khi xuất ra cổng LPT bằng chơng trình tạo tín hiệu cho khối giải mã bàn phím (Bảng 3.3) - (LUẬN văn THẠC sĩ) nghiên cứu, thiết kế modul thực hành FPGA
Bảng m ã của 26 ký tự chữ in hoa khi xuất ra cổng LPT bằng chơng trình tạo tín hiệu cho khối giải mã bàn phím (Bảng 3.3) (Trang 68)
Bảng 3.3: Mã của 25 ký tự chữ hoa - (LUẬN văn THẠC sĩ) nghiên cứu, thiết kế modul thực hành FPGA
Bảng 3.3 Mã của 25 ký tự chữ hoa (Trang 69)
Hình 3.6: Giao diện chơng trình tạo tín hiệu cho khối giải mã bàn phím - (LUẬN văn THẠC sĩ) nghiên cứu, thiết kế modul thực hành FPGA
Hình 3.6 Giao diện chơng trình tạo tín hiệu cho khối giải mã bàn phím (Trang 69)
Hình 3.7: Giao diện chơng trình tạo tín hiệu điều khiển bộ đếm - (LUẬN văn THẠC sĩ) nghiên cứu, thiết kế modul thực hành FPGA
Hình 3.7 Giao diện chơng trình tạo tín hiệu điều khiển bộ đếm (Trang 70)
Sơ đồ nguyên lý của khối nguồn nh hình 3.8 - (LUẬN văn THẠC sĩ) nghiên cứu, thiết kế modul thực hành FPGA
Sơ đồ nguy ên lý của khối nguồn nh hình 3.8 (Trang 71)
Sơ đồ nguyên lý của toàn bộ modul nh hình 3.9. - (LUẬN văn THẠC sĩ) nghiên cứu, thiết kế modul thực hành FPGA
Sơ đồ nguy ên lý của toàn bộ modul nh hình 3.9 (Trang 72)
Hình 3.10 là hình ảnh thật của modul đã đợc lắp ráp. - (LUẬN văn THẠC sĩ) nghiên cứu, thiết kế modul thực hành FPGA
Hình 3.10 là hình ảnh thật của modul đã đợc lắp ráp (Trang 73)
Hình 3.11: Sơ đồ khối mạch giải mã bàn phím - (LUẬN văn THẠC sĩ) nghiên cứu, thiết kế modul thực hành FPGA
Hình 3.11 Sơ đồ khối mạch giải mã bàn phím (Trang 74)
Sau khi tổng hợp thiết kế xong ta có sơ đồ nguyên lý của mạch, hình 3.13 minh hoạ sơ đồ nguyên lý của khối điều khiển chọn tần số - (LUẬN văn THẠC sĩ) nghiên cứu, thiết kế modul thực hành FPGA
au khi tổng hợp thiết kế xong ta có sơ đồ nguyên lý của mạch, hình 3.13 minh hoạ sơ đồ nguyên lý của khối điều khiển chọn tần số (Trang 89)
Hình 3.12: Tổng hợp thiết kế - (LUẬN văn THẠC sĩ) nghiên cứu, thiết kế modul thực hành FPGA
Hình 3.12 Tổng hợp thiết kế (Trang 89)
hình 3.14) xuất hiện tại cột LOC ta nhập chân vào ra cho FPGA. - (LUẬN văn THẠC sĩ) nghiên cứu, thiết kế modul thực hành FPGA
hình 3.14 xuất hiện tại cột LOC ta nhập chân vào ra cho FPGA (Trang 90)

TRÍCH ĐOẠN

Các kênh kết nối

Các thuật ngữ của VHDL

Thực thể (Entity)

Các đối tợng dữ liệu

Nạp FPGA và chạy thử

TÀI LIỆU CÙNG NGƯỜI DÙNG

TÀI LIỆU LIÊN QUAN

w