Tối ưu và thực thi khối giải mã cầu trong hệ thống MIMO

Bài viết đề xuất cấu trúc mới của bộ giải mã cầu K-best và tổng hợp thiết kế trên phần cứng có thể cấu hình lại FPGA đối với các hệ thống đa đầu vào đa đầu ra MIMO được ghép kênh không gian. Mục tiêu là đề xuất một kiến trúc đơn giản hóa dựa trên thuật toán giải mã cầu K-best và cải thiện đáng kể tính phù hợp cho việc triển khai phần cứng.

Hội nghị Quốc gia lần thứ 24 Điện tử, Truyền thông Công nghệ Thông tin (REV-ECIT2021) Tối Ưu Và Thực Thi Khối Giải mã Cầu hệ thống MIMO Nguyễn Đức Thắng1, Vũ Tiến Anh1, Nguyễn Minh Thường2, Trần Xuân Nam1, Trịnh Quang Kiên1, Trường Đại học Kỹ thuật Lê Quý Đôn; Viện Khoa học Công nghệ quân sự; Email: ducthang98mta@gmail.com, vtienanhmta@gmail.com Abstract— Trong báo này, đề xuất cấu trúc giải mã cầu K-best tổng hợp thiết kế phần cứng cấu hình lại FPGA hệ thống đa đầu vào đa đầu MIMO ghép kênh không gian Mục tiêu đề xuất kiến trúc đơn giản hóa dựa thuật toán giải mã cầu K-best cải thiện đáng kể tính phù hợp cho việc triển khai phần cứng Thiết kế đánh giá mang lại giá trị gần chất lượng phương pháp ước lượng hợp lý cực đại (ML) với độ phức tạp tính tốn giảm đáng kể Phân tích tổng hợp cho thấy kiến trúc đề xuất đạt thông lượng 1.76 Gbps tần số clock 440 MHz tìm kiếm kết hợp tìm kiếm theo chiều sâu kết hợp với tìm kiếm theo chiều rộng [12] Với chiến lược duyệt theo chiều sâu sử dụng, bán kính cầu khởi tạo thiết lập nhánh Khi ta thiết lập hình cầu với tâm điểm tạo véc-tơ tín hiệu nhận bán kính khoảng cách tâm điểm tương ứng nhánh khởi tạo Thực duyệt nhánh tiếp theo, điểm tương ứng nhánh duyệt nằm cầu ta khởi tạo hình cầu với tâm điểm tạo véc-tơ tín hiệu nhận bán kính khoảng cách tâm điểm nhánh vừa duyệt Cịn với điểm nằm ngồi cầu bị loại bỏ Như hình cầu cập nhật thỏa mãn tìm điểm nằm hình cầu thiết lập Do theo quan điểm thực thi phần cứng, giải mã cầu theo sử dụng chiến lược tìm kiếm theo chiều sâu giảm tài nguyên chiếm dụng đạt chất lượng ML Tuy nhiên giải mã loại có độ phức tạp tính tốn khơng cố định, điều gây khó cho thực thi phần cứng Đặc biệt chúng làm giảm thông lượng hệ thống tăng độ trễ truyền tin Keywords— MIMO, FPGA, Bộ giải mã cầu (SD), Hợp lệ cực đại (ML) I GIỚI THIỆU Sự phát triển nhanh chóng điện tốn di động, dịch vụ đa phương tiện di động ứng dụng di động khác làm cho truyền thông không dây tốc độ cao trở thành công nghệ phát triển nhanh năm gần Công nghệ truyền thông đa đầu vào đa đầu (MIMO) nghiên cứu đáp ứng nhu cầu dung lượng tăng độ tin cậy liên kết cải thiện [1] Hiện nay, kỹ thuật MIMO chấp nhận tiêu chuẩn giao tiếp vô tuyến cho hệ thống truyền thông không dây đại hệ thống thông tin di động 4G LTE, 5G…, cho phép tăng thông lượng truyền dẫn cách thực sửa đổi lớp PHY MAC [2] Việc tối ưu thuật tốn tính tốn xử lý tín hiệu hệ thống yêu cầu cấp thiết để cải thiện hiệu suất hệ thống, bao gồm tỉ lệ lỗi, thông lượng, độ trễ truyền tin hiệu phổ, đồng thời cân tài nguyên chiếm dụng hệ số phẩm chất hệ thống Để giải vấn đề trên, chiến lược tìm kiếm theo chiều rộng đề xuất với thuật tốn điển hình thuật tốn Kbest Tại lớp tìm kiếm, thuật tốn K-best thực giữ lại K nút có khoảng cách ước lượng đến điểm tâm cầu tương ứng ngắn K nút chuyển tiếp xuống cho lớp Do đó, độ phức tạp tính tốn tách tính hiệu theo phương pháp K-best có giá trị cố định Với việc sử dụng hệ số K lớn, phương pháp cho hệ số phẩm chất BER dần tiệm cận với phương pháp ML [13] Tuy nhiên, K lớn độ phức tạp tính tốn hệ thống tăng lên Nếu triển khai thực thi phần cứng dẫn tới tài nguyên chiếm dung tăng lên Điều làm giảm tính khả thi triển khai thực thi phần cứng Do đó, cần đảm bảo tính phải cân hệ số phẩm chất hệ thống phức tạp tính tốn Một phương pháp phát tín hiệu mang lại chất lượng tỉ lệ lỗi tốt sử dụng tách tín hiệu ước lượng hợp lý cực đại ML Phương pháp ML ước lượng tín hiệu truyền đến điểm đích theo phương pháp tìm kiếm vét cạn mẫu tồn tập tín mẫu truyền đến Do vậy, phương pháp ML có độ phức tạp cao, đặc biệt với hệ thống MIMO trạng bị nhiều anten thu anten phát Độ phức tạp phương pháp ML hàm số biến đổi theo hàm mũ số lượng anten thu phát ăng [3], [4] Để giảm độ phức tạp tách tín hiệu ML mà đảm bảo tương đối hệ số phẩm chất tỉ lệ lỗi, thuật tốn tách tín hiệu theo phương pháp cầu (SD) đề xuất [5], [6], [7], [8] Với phương pháp SD, ta tính tốn để đạt hệ số phẩm chất tỉ lệ lỗi bit (BER) tiệm cận đến đường cong BER tách tín hiệu ML với độ phức tạp tính tốn chấp nhận Một số sơ đồ tìm kiếm sử dụng giải mã cầu đề xuất kể đến như: tìm kiếm theo chiều sâu, tìm kiếm theo chiều rộng [9], [10], [11] ISBN 978-604-80-5958-3 Trong báo này, kiến trúc cho tách tín hiệu theo phương pháp cầu K-best thỏa hiệp hai u cầu độ phức tạp tính tốn hệ số phẩm chất hệ thống đề xuất Ý tưởng phương pháp thông qua việc khảo sát thống kê nút tồn lớp kết hợp với khảo sát ước lượng tỉ lệ lỗi bit (BER) điểm giữ lại tương ứng với lớp tìm kiếm để đưa hệ số K phù hợp với lớp tìm kiếm Để có kiến trúc tin cậy, nhóm nghiên cứu tiến hành mơ kiến trúc Matlab với giá trị K ước lượng theo kết thống kê [14] để tìm tốt Từ kết mô phỏng, kiến trúc xây dựng để tiến hành thiết kế giải mã cầu K-best FPGA Chất lượng BER thiết kế đạt 113 Hội nghị Quốc gia lần thứ 24 Điện tử, Truyền thông Công nghệ Thông tin (REV-ECIT2021) tiệm cận với giải pháp ML với độ phức tạp tính tốn phù hợp với chip có tài nguyên trung trung bình độ phức tạp tính tốn SD hiệu suất BER Để giảm số lượng tính tốn SD, phương trình (3) chuyển đổi thành dạng khác tương đương nhờ biến đổi QRD cho ma trận kênh 𝑯, 𝑯 = 𝑸𝑹 ma trận 𝑸 ma trận đơn có kích thước 𝑁𝑅 × 𝑁𝑅 𝑸𝑸𝐻 = 𝑰 𝑹 ma trận tam giác 𝑁𝑅 × 𝑁𝑇 Thay 𝑯 𝑸𝑹 sau biến đổi, biểu thức (1) trở thành: Phần lại báo tổ chức sau Phần trình bày mơ hình hệ thống chung định dạng tín hiệu tương ứng Phần đề xuất kiến trúc khối giải mã cầu theo định hướng thiết kế phần cứng Phần thiết kế phần cứng khối giải mã cầu K-best Phần kết luận báo II MƠ HÌNH HỆ THỐNG H (NR x NT) y n2 x2 n3 x3 nN xN T R y1 s1 s2 s3 sN R MIMO channel y2 y3 yN R ̃ − 𝑹𝒙|| ||𝒚 ̂ = arg 𝒙 𝐱∈𝐒 𝑁𝑅 𝒙∈𝑺 𝑖=𝑚 (6) 𝑁𝑇 (7) 𝑗=𝑖 ̃, 𝒚 ̂) = 𝐷1 ( 𝒚 ̃, 𝒚 ̂) 𝐷( 𝒚 (8) 𝑁𝑇 ̃, 𝒚 ̂ ) = 𝐷𝑚 ( 𝒚 ̃, 𝒚 ̂ ) + (𝑦̃𝑚−1 − ∑ 𝑅𝑚−1,𝑖 𝑥𝑖 ) 𝐷𝑚−1 ( 𝒚 (9) 𝑖=𝑚−1 (1) với 𝑦̃𝑚−1 phần tử thứ (𝑚 − 1) vector tín hiệu thu sau nhân với 𝑸𝑯 , (𝑅)𝑖,𝑗 phần tử ma trận ̃, 𝒚 ̂) 𝑹 thuộc hàng thứ 𝑖 cột thứ 𝑗 hàm giá trị 𝐷𝑚 ( 𝒚 khoảng cách Euclid phần symbol 𝒙 mức tìm kiếm m Đối với tất véc-tơ ký hiệu phát thỏa mãn 𝒙𝑗 ∈ {𝒙 ∈ ̃, 𝒚 ̂) = 𝑺𝑁𝑇 ⊂ (ℂ)𝑁𝑇 : ‖𝑹𝒙 − 𝒚‖ ≤ 𝑟𝑠𝑝ℎ }, khởi tạo 𝐷𝑁𝑅 +1 ( 𝒚 (2) ̃, 𝒚 ̂) ≤ 𝑟𝑠𝑝ℎ_ − 𝐷𝑚 ( 𝒚 ̃, 𝒚 ̂) 𝐷𝑚−1 ( 𝒚 𝑚 (10) 𝑁𝑅 ̃, 𝒚 ̂) 𝑟𝑠𝑝ℎ_ 2𝑚 = 𝑟𝑠𝑝ℎ − ∑ 𝐷𝑖 ( 𝒚 (11) 𝑖=𝑚+1 Đối với việc triển khai phần cứng, việc thực phân rã giá trị thực (RVD) 𝑯 hiệu quả, điều giúp đơn giản hóa việc tính tốn khoảng cách Euclid Phép phân tích giá trị thực tách phương trình kênh (1) thành biểu diễn giá trị thực sau [15]: (3) [ 𝑺 ⊂ (ℂ)𝑁𝑇 ×1 : ‖𝒚 − 𝑯𝒙‖ ≤ 𝑟𝑠𝑝ℎ tập hợp tất điểm nằm lưới thỏa mãn khoảng cách tới y ln nhỏ bán kính 𝑟𝑠𝑝ℎ siêu cầu Việc chọn giá trị 𝑟𝑠𝑝ℎ quan trọng có ý nghĩa định trực tiếp đến ISBN 978-604-80-5958-3 (5) ̃, 𝒚 ̂) ≜ ∑ (𝑦̃𝑖 − ∑ 𝑅𝑖𝑗 𝑥𝑖𝑗 ) 𝐷𝑚 ( 𝒚 Do đó, độ phức tạp tính tốn giải mã ML tăng lên theo hàm mũ bậc điều chế tín hiệu M số lượng ăngten thu hệ thống Bộ giải mã cầu SD đơn giản hóa giải mã ML việc hạn chế điểm tìm kiếm SD để giảm độ phức tạp tính tốn theo hướng so sánh điểm tín hiệu nằm bên siêu cầu với bán kính xác định trước hình thành xung quanh véc-tơ tín hiệu nhận được, tức là: ̂𝑆𝐷 = arg ||𝒚 − 𝑯𝒙||2 𝒙 ̂ = 𝑹𝒙 𝒚 ̃, 𝒚 ̂) Vì ma trận 𝑹 tam giác nên hàm giá trị 𝐷( 𝒚 khoảng cách Euclide phần tính tốn đệ quy từ ăng ten phát đến ăng ten phát khác 𝒏 = (𝑛𝑖 )𝑁𝑅 ×1 ~𝐶𝑁(0, 𝛿 𝑰) véc-tơ tạp âm Gauss phức trắng cộng tính (AWGN) Bộ giải mã ML thực tìm kiếm theo phương pháp vét cạn tất véc-tơ ký hiệu có tập 𝑺𝑁𝑇×1 để thu véc-tơ phát với cự ly Euclid đến véc-tơ tín hiệu nhận có giá trị nhỏ nhất: 𝒙∈𝜴 (4) ̃, 𝒚 ̂) = ||𝒚 ̃ − 𝑹𝒙||2 ≤ 𝑟𝑠𝑝ℎ 𝐷( 𝒚 Xem xét hệ thống MIMO với 𝑁𝑇 anten phát 𝑁𝑅 anten thu Hình Kênh MIMO đặc trưng 𝑁𝑅 ×𝑁𝑇 ma trận kênh phức 𝑯 = (ℎ𝑖𝑗 ) ∈ ℂ𝑁𝑅 ×𝑁𝑇 , phần tử 𝑯 có phân bố với phương sai đơn vị kỳ vọng Các thông số mô tả độ suy hao lệch pha đường dẫn từ ăng-ten phát đến ăng-ten thu; chúng giả định biết trước cách hồn hảo (có thể thơng qua giai đoạn ước lượng kênh) Đối với trình truyền dẫn, phần tử 𝑥𝑖 véc-tơ tín hiệu phức 𝒙 = (𝑥𝑖 )𝑁𝑇×1 ∈ 𝜴 ⊂ ℂ𝑁𝑇×1 gửi đồng thời qua 𝑁𝑇 anten phát, 𝜴 tập hợp chịm điều chế tín hiệu Do đó, véc-tơ tín hiệu phức nhận 𝒚 = (𝑦𝑖 )𝑁𝑅 ×1 ∈ ℂ𝑁𝑅 ×1 biểu thị công thức: ̂𝑀𝐿 = arg ||𝒚 − 𝑯𝒙||2 𝒙 ̃ = 𝑸𝐻 𝒚 𝒚 Phương trình (5) tính tốn thơng qua hàm giá trị sau: Hình 1: Mơ hình hệ thống MIMO 𝒚 = 𝑯𝒙 + 𝒏 với Lưu ý 𝑸𝐻 𝒏 có thống kê với 𝒏, nên phương trình (3) biến đổi dạng tương đương: MIMO SD Detector n1 x1 MIMO Reciever MIMO Transmitter x ̃ = 𝑹𝒙 + 𝑸𝐻 𝒏 𝒚 ℜ(𝒚) ℜ(𝑯) ]=[ ℑ(𝒚) ℑ(𝑯) −ℑ(𝑯) ℜ(𝒙) ℜ(𝒏) ][ ]+[ ] ℜ(𝑯) ℑ(𝒙) ℑ(𝒏) (12) với ℑ( ), ℜ( ) tương ứng biểu diễn phần thực phần ảo véc-tơ phức Hơn nữa, giải phương trình 114 Hội nghị Quốc gia lần thứ 24 Điện tử, Truyền thông Công nghệ Thông tin (REV-ECIT2021) K8=4 K7=16 K6=64 K5=256 m=4 K4=16 K3=64 n=3 K2=12 K1=48 Layer Processing Layer Processing Layer Processing Choose best values Layer Processing Layer Processing Choose best values Layer Processing Layer Processing Pipeline registers Layer Processing y Sorting Layer Layer Layer Layer Layer Layer Layer Choose best root Full (ML solution) xmin Layer Hình 2: Kiến trúc thuật tốn giải mã cầu K-best đề xuất nghiệm lớp đầu Sự phình to nút diễn lớp [14], so sánh xếp chọn nút tốt làm đầu vào lớp thứ tư thực hiện, góp phần giảm khối lượng tính tốn đáng kể Tương tự vậy, ta chọn nút tốt lớp thứ 2., Bằng việc sử dụng phương pháp xếp Batcher [17] tiến hành xếp giá trị theo chiều bán kính tăng dần sau số giá trị cần thiết để đưa xuống lớp Để đơn giản tính tốn chúng tơi tiến hành phân hoạch lớp theo cấu trúc 2-2-2-2 Hình để xử lý (1) thơng qua phương trình (12) với bước trên, với việc biến đổi tập hợp chòm phức thành tập số nguyên sau: 𝑆𝑟 = {−√𝑀 + 1, … , √𝑀 − 1} (13) 𝑀 bậc điều chế Sau đó, QRD thực nói chung dựa phương trình kênh tăng cường (12) Kích thước ma trận kênh tương đương (𝑯), ma trận đơn (𝑸) ma trận tam giác (𝑹) biến đổi thành 2𝑁𝑅 × 2𝑁𝑇 , 2𝑁𝑅 × 2𝑁𝑅 , 2𝑁𝑅 × 2𝑁𝑇 Số lượng cấp độ tìm kiếm thay đổi thành 2𝑁𝑅 Trong phần sau, trình bày thực thi thuật tốn giải mã cầu phần cứng chuyên dụng Với cách kiến trúc kiểu lần xử lý hai lớp, điều làm đơn giản số bước so với tính tốn lớp một, giảm việc phải so sánh lựa chọn nút hai lớp cặp chẳng hạn Kiến trúc hai lớp đầu sở để xây dựng kiến trúc lớp sau phân cách ghi kiểu đường ống giúp nâng cao thông lượng thiết kế III ĐỀ XUẤT KIẾN TRÚC KHỐI GIẢI MÃ CẦU THEO ĐỊNH HƯỚNG THIẾT KẾ PHẦN CỨNG Để thích hợp thực thi kiến trúc giải mã cầu phần cứng vấn đề làm giảm độ phức tạp tính tốn mà đáp ứng phẩm chất BER theo yêu cầu quan trọng Việc giới hạn xử lý nút lớp thuật toán giải mã cầu biện pháp đưa để xử lý vấn đề Trong nghiên cứu [14] phân tích phân bố số lượng nút hợp lệ (đường dẫn tìm kiếm tồn tại) lớp thuật tốn SD liên quan đến kích thước bán kính SNR khác Một mơ hình SD thông thường xây dựng MATLAB cho hệ thống MIMO × ăng-ten Số lượng nút hợp lệ tối đa có xu hướng tăng lên đạt mức tối đa lớp [14] Khả loại nghiệm phương pháp giải mã cầu lớn, biểu thị qua số nút tồn lớp thấp so với phương pháp ước lượng hợp lý cực đại ML Tuy nhiên, sử dụng tham số khảo sát để làm cấu hình thực thi phần cứng lớn chip FPGA Ở lớp, việc xếp lựa chọn nút tốt số nút tính tốn, ta giảm số nút phải xử lý lớp mà chất lượng BER giảm lượng không đáng kể Tại lớp việc giữ lại số lượng nút cao giúp tiệm cận phương pháp ML, cịn lớp việc lựa chọn số lượng nút nhỏ giúp tiết kiệm tài nguyên phần cứng [16] Từ phân tích trên, kiến trúc giải mã cầu kiểu K-best đề xuất mang lại phẩm chất xấp xỉ phương pháp ML với độ phức tạp thực thi phần cứng Hình B Mô đánh giá chất lượng thiết kế Bảng 1: Tham số mơ Tham số Mã hóa kênh Số lượng anten Số lượng symbol mô Kiến trúc điều chế A Layer processing Block (LPB) Một khối khối xử lý tính tốn giá trị bán kính có ứng với chiều vector nghiệm (4 nút với điều chế 16-QAM) sau giá trị tổng hợp lại đưa xuống lớp Những lớp khối lượng tính tốn cịn ít, nhiên lại ảnh hưởng nhiều tới chất lượng hệ thống Do thiết kế tiến hành tính tốn đầy đủ ISBN 978-604-80-5958-3 Cài đặt Khơng 4×4 1000000 symbol 16-QAM Hình 3: Mô đánh giá chất lượng BER 115 Hội nghị Quốc gia lần thứ 24 Điện tử, Truyền thông Công nghệ Thông tin (REV-ECIT2021) y = [y1 , y2 , y3 , , y8 ]T R CLK 16 SD CELLs SD CELLs SD CELLs Level 8,7 LAYER_ID xˆ - - - - - - - SYMBOL -3 -1 - xˆ SD SD SD CELL CELL CELL Level 4,3 xˆ Level 2,1 xˆ 1- - - 33 - 33 - - -1 - - -1 1- - - -3 1- -3 - - - - - - - - - - - 33 - -3 SYMBOL SYMBOL -3 -1 COMPARATOR Sorting 64 - SD SD SD SD CELL CELL CELL CELL Level 6,5 REG PIPELINE xˆ r02 SD SD SD CELL SD CELL CELL CELL Sorting 256 - SD CELL REG PIPELINE REG PIPELINE SD CELL -3 -1 3 Hình 4: Cấu trúc tổng thể khối giải mã cầu mục đính dễ dàng áp dụng phép tính phần cứng (tránh phép toán khai căn), thiết kế tính ln giá trị bình phương bán kính SD CELL khối tính tốn giải mã cầu quan trọng thiết kế Hình Để đảm nhiệm tính tốn giải mã đồng thời cho hai lớp liên tiếp, theo sơ đồ giải mã hình cần tổng cộng 20 khối SDE, khối cho lớp đầu tiên, 16 khối cho lớp thứ hai SD CELL đơn giản yˆ m,4 SUB SUB rm2 X ( xˆ m−1 , rm2−1 ) Hình 5: Cấu trúc khối tính tốn SDE IV THIẾT KẾ TRÊN PHẦN CỨNG KHỐI GIẢI MÃ CẦU K-BEST SD CELL FIRST LAYER SECOND LAYER xˆ m−1,0 ym+1 & ym 116 xˆ m ,3 xˆ m+1 r CLK INPUT_ SELECTOR Rm+1 ym+1 rm2+1 SDE_3 xˆ m+1 m+1 rm2,0 rm2,0 REG Rm+1 ym+1 rm2+1 CLK A Cấu trúc khối Kiến trúc khối hệ thống áp dụng kiến trúc pipeline nên khối chức điều khiển đơn giản hóa, thêm vào khối phần tử tính tốn tối ưu cho lớp Phần tử tính tốn (Sphere Decoder Element – SDE) Hình thực tính giá trị bán kính cầu cơng thức (11), phép tính thuật toán giải mã cầu Nhằm CLK INPUT_ SELECTOR SDE_0 xˆ m +1 CLK INPUT_ SELECTOR rm2,3 Rm ym xˆ m−1,19 xˆ m ,3 rm-1 CLK INPUT_ SELECTOR m ,3 r Rm ym Hình 6: Cấu trúc khối tính tốn CELL xˆ m-1 rm2−1,0 COMBINER xˆ m,0 SDE_4 xˆ m,0 Rm+1 & Rm SDE_19 Từ đề xuất cấu trúc thực khối giải mã cầu trình bày phần trước, dựa phân tích thống kê đặc tính nghiệm phương pháp tìm nghiệm tối ưu Phần cụ thể hóa thiết kế khối giải mã cầu mặt phần cứng, tập trung vào trình bày cấu trúc phần cứng khối giải mã cầu K-best tảng phần cứng FPGA ISBN 978-604-80-5958-3 ym REGISTER PIPELINE yˆ m+1,4 xˆm yˆ m ,1 rm2 SUM yˆ m+1,1 SUM Rm MUX xˆm+1 SUM yˆ7,4 SUM xˆ7 yˆ 7,1 xˆ m LAYER_ID REGISTER PIPELINE yˆ8,4 SUM ym SPHERE DECODING ELEMENT (SDE) MUX xˆ8 yˆ8,1 MUX CLK MUX Trong suốt q trình mơ phỏng, chúng tơi xem xét hệ thống × MIMO, giả định kênh Rayleigh pha đinh phẳng với môi trường tán xạ phong phú Không gian anten phát anten thu đủ lớn Kênh đầu cuối nhận thực biết trì đồng hóa xác Các tham số kênh ăng-ten vectơ AWGN tương ứng với phương sai đơn vị trung bình Các thơng số mô thể Bảng Từ khảo sát phẩm chất BER phương pháp, ta thấy phương pháp giải mã cầu đề xuất tốt nhiều so với phương pháp ZF, MMSE Với (𝑚, 𝑛) thích hợp thuật tốn giải mã cầu đề xuất xấp xỉ với phương pháp ML Ta thấy việc lựa chọn nhiều nghiệm lớp lớp (𝑚, 𝑛 lớn) làm cho chất lượng hệ thống tăng lên Tuy nhiên đánh đổi chất lượng độ phức tạp hệ thống tài nguyên để thực thi phần cứng không tương xứng Ta nhận thấy hai cặp (𝑚, 𝑛) = (5,2) (4,3) có chất lượng BER tương tự xấp xỉ với phương pháp ML Việc lấy nhiều nghiệm lớp làm cho khối tính tốn hệ thống tăng lên đáng kể lấy nhiều nghiệm lớp tốn khối tính tốn Do để cân đối yếu tố này, ta lựa chọn cấu hình (𝑚, 𝑛) = (4,3) để thiết kế phần cứng rm2−1,19 Hội nghị Quốc gia lần thứ 24 Điện tử, Truyền thông Công nghệ Thông tin (REV-ECIT2021) ghép nối khối SDE lại với theo sơ đồ giải mã hình cây, tổ hợp liệu đầu khối SDE tạo thành luồng liệu sử dụng cho lớp tiếp theo, đồng thời xác định tổ hợp nghiệm cách xét giá trị bán kính cầu từ SDE chiếm lượng nhỏ tổng khối lượng mà chip mang lại C Đánh giá thông lượng thiết kế Bộ giải mã cầu K-best đề xuất có kiến trúc pipeline khơng hồn tồn Với tần số clock cực đại đạt 𝑓𝑐𝑙𝑘 = 440 𝑀𝐻𝑧 thơng lượng khối giải mã cầu K-best đề xuất đạt là: Thiết kế tổng thể giải mã cầu K-best Hình cấu thành từ khối chức thành phần bao gồm: Khối tính tốn giải mã cầu CELL; khối xếp lựa chọn nghiệm Sorting Chúng xếp nối tầng với theo kiến trúc pipeline, theo hình ta thấy khối tính tốn khối chọn nghiệm tạo thành bốn giai đoạn tính tốn, giai đoạn tính tốn phân biệt với ghi khối kết hợp lựa chọn lựa chọn nghiệm Sau khối CELL hoàn tất giai đoạn tính tốn, khối so sánh COMPARATOR lựa chọn số tổ hợp nghiệm đưa vào so sánh nghiệm tốt nhất, nghiệm tồn q trình giải mã 𝑇= Với thơng lượng đạt 1.76 (𝐺𝑏𝑝𝑠) khối giải mã cầu đề xuất tiệm cận tiêu chuẩn tốc độ hệ thống thông tin di động LTE, 4G Advanced Độ trễ đáp ứng thiết kế phụ thuộc vào số lớp ghi kiến trúc pipeline, cụ thể thiết kế có 26 lớp ghi pipeline với chu kỳ chốt liệu bốn xung clock Với tần số clock cực đại 𝑓𝑐𝑙𝑘 = 440 𝑀𝐻𝑧 thời gian trễ đáp ứng khối giải mã là: B Tổng hợp thiết kế Vivado Qua tổng hợp thiết kế phần mềm Vivado kiến trúc khối giải mã cầu K-best số loại chip Hình 7, ta nhận thấy tài nguyên chiếm dụng thiết kế tương LUT DSP FLIP FLOP LUTRAM 𝐿𝑎𝑡𝑒𝑛𝑐𝑦 = 500 440 83% 400 65% 55% 57% 60% 300 268 241 40% 37% 200 37% 134 25% 25% 17% 20% 6% 14% 2% 4% Clock frequency (MHz) Hardware resources 80% 100 11% 6% 1% 0% xc7a200tifbg484-1L xc7k325tfbg676-3 4 × 26 = × 26 = 236.36 (𝑛𝑠) 𝑓𝑐𝑙𝑘 440.106 D Đánh giá chất lượng BER thiết kế Từ kết khảo sát Hình 9, đường cong BER kiến trúc mà báo đề xuất tốt đáng kể đáng phương pháp giải mã cầu cơng trình [18], [19], [20], [21] gần đường ML xét mơ hình hệ thống × MIMO 16-QAM Với kiến trúc sử dụng lựa chọn với xếp toàn cục, việc xử lý tối đa lớp đầu độ phức tạp tính tốn có tăng điều chấp nhận để đánh đổi với chất lượng BER hệ thống Với thiết kế đảm bảo độ tin cậy truyền tin, hạn chế việc sử dụng mã hóa kênh, sửa sai máy thu Qua khảo sát khẳng định thêm kiến trúc thuật tốn giải mã cầu nhóm đề xuất có tính khả thi cao, đáp ứng yêu cầu chất lượng mà hệ thống thông tin yêu cầu MAX FREQ 100% 𝑓𝑐𝑙𝑘 440.106 × 16(𝑏𝑖𝑡) = × 16(𝑏𝑖𝑡) = 1.76(𝐺𝑏𝑝𝑠) 4 xc7k480tffv1156-3 xcvu7p-flva2104-3-e FPGA chip Hình 7: Khảo sát tài nguyên chiếm dụng thiết kế số chip Hình 8: Phân bổ tài nguyên chip xcvu7p-flva2104-3-e Hình 9: So sánh chất lượng BER với cơng trình nghiên cứu khác đối lớn, chip có dung lượng nhỏ thiết kế gần chiếm toàn tài nguyên Đối với chip tầm trung hay cao cấp vấn đề khơng đáng quan ngại E Đánh giá độ phức tạp tính tốn Mặc dù phương pháp giải mã cầu có độ phức tạp thấp phương pháp ML để thực phần cứng chuyên ISBN 978-604-80-5958-3 117 Hội nghị Quốc gia lần thứ 24 Điện tử, Truyền thông Công nghệ Thông tin (REV-ECIT2021) dụng ta cần phải tiếp tục tối ưu mặt giải thuật nhằm giảm độ phức tạp Bản thân phương pháp giải mã cầu lý thuyết có độ phức tạp khơng cố định, phụ thuộc mạnh vào phân bố nút hợp lệ lớp giải mã Về mặt lý thuyết độ phức tạp phương giáp giải mã cầu lớn phải xử lý nhiều nút hợp lệ Độ phức tạp thể tài nguyên chiếm dụng thiết kế thi ta thực thi phần cứng chuyên dụng mà cụ thể FPGA báo Độ phức tạp kiến trúc khối giải mã cầu đề xuất đánh giá thông qua số lượng khối SDE thiết kế khối SDE sử dụng để xử lý nút hợp lệ Khác với phần mềm, thiết kế phần cứng cần phải bố trí số lượng cố định phần tử giải mã cho nút Trong trường hợp tổng quát với phương pháp giải mã cầu lý thuyết cần tới ∑8𝑖=1 4𝑖 = 87380 khối SDE để đạt đến BER ML, số q lớn mà khơng có chip FPGA đáp ứng thời điểm Để giảm độ phức tạp tính tốn, thiết kế khối giải mã cầu giới hạn số lượng nút hợp lệ xử lý lớp dựa vào phân tích thống kê Cùng với cách lựa chọn nút hợp lệ tối ưu mà số lượng khối SDE cần sử dụng giảm xuống 480, điều tương đương với giảm khối lượng tính tốn độ phức tạp xuống 180 lần Đổi lại BER khối giải mã cầu so với ML (theo phân tích Hình Hình 9) vượt trội so với phương pháp tuyến tính Khi thực thi thuật tốn giải mã cầu phần cứng phải cân nhắc ba yếu tố thơng lượng, độ phức tạp tỷ lệ lỗi bit Các yếu tố tác động qua lại lẫn cần cân để thiết kế phần cứng có tính khả thi cao đáp ứng tiêu thiết kế cụ thể Transactions on Information Theory, vol 49, pp 2389-2402, Oct 2003 [5] U Fincke, M Pohst, "Improved methods for calculating vectors of short length," Mathematics of Computation, 1985 [6] D Wubben, R Bohnke, V Kuhn, and K.-D Kammeyer, "MMSE extension of V-BLAST based on sorted QR decomposition," in Proc IEEE 58th Vehicular Technology Conference (VTC), vol 1, no 1, p 508–512, Oct 2003 [7] M Pohst, "On the computation of lattice vectors of minimal length, successive minima and reduced bases with applications," SIGSAM Bull., vol 15, no 1, pp 37-44, 1981 [8] X Jun, G Diyuan and W Zengye, "Research of Improved Sphere Decoding Algorithm," 2019 Chinese Control And Decision Conference (CCDC),, pp 1043-1047,, 2019 [9] P Tsai, W Chen, X Lin and M Huang, "A 4×4 64-QAM reducedcomplexity K-best MIMO detector up to 1.5Gbps," Proceedings of 2010 IEEE International Symposium on Circuits and Systems, pp 3953-3956, 2010 [10] B Shim and I Kang, "Sphere Decoding With a Probabilistic Tree Pruning," IEEE Transactions on Signal Processing,, vol 56, pp 48674878, Oct 2008 [11] K.-W Wong, C.-Y Tsui, R S.-K Cheng, and W.-H Mow, "A VLSI Architecture of a K-Best Lattice Decoding Algorithm for MIMO Channels," in Proc IEEE International Symposium on Circuits and Systems (ISCAS), vol 3, no 1, p 273–276, 2002 [12] B Hassibi and H Vikalo, "On the expected complexity of sphere decoding," in Proc Thirty-Fifth Asilomar Conference on Signals, Systems and Computers, vol 2, p 1051–1055, Nov 2001 [13] H Fang, L Ge and G Zhu, "An improved radius adaptive K-Best algorithm for MIMO system," 2014 IEEE International Conference on Progress in Informatics and Computing, pp 562-566, 2014 [14] Minh-Thuong Nguyen, Xuan-Nam Tran, Vu-Duc Ngo, Quang-Kien Trinh, Duc-Thang Nguyen, Tien-Anh Vu, "An Analysis of Valid Nodes Distribution for Sphere Decoding in the MIMO Wireless Communication System," Journal of Research and Development on Information and Communication Technology, vol 2021, pp 97-104, 2021 V KẾT LUẬN Bộ giải mã cầu K-best cung cấp cân hiệu suất-độ phức tạp, làm cho chúng phù hợp với việc triển khai phần cứng hệ thống truyền thông MIMO Trong báo này, thực thi giải mã cầu với chất lượng xấp xỉ với giải mã ML tỷ lệ lỗi bit Các kết bước đầu thiết kế cho thấy tính khả thi thiết kế khối tăng tốc giải mã FPGA Phương pháp mở rộng để đáp ứng nhu cầu ngày tăng tiêu chuẩn truyền thông không dây tương lai Những kết cho thấy cần có nghiên cứu sâu để đẩy thơng lượng hệ thống chất lượng lên cao để ứng dụng thực tế [15] Ibrahim A, Bello, Basel Halak, Mohammed El-Hajjar, Mark Zwolinski, "VLSI Implementation of a Fully-Pipelined K-Best MIMODetector with Successive Interference Cancellation," in Circuits Systems and Signal Processing, 2019 [16] P Tsai, W Chen, X Lin and M Huang, "A 4×4 64-QAM reducedcomplexity K-best MIMO detector up to 1.5Gbps," Proceedings of 2010 IEEE International Symposium on Circuits and Systems, pp 3953-3956, 2010 [17] M Ouyang, "Sorting sixteen numbers," 2015 IEEE High Performance Extreme Computing Conference (HPEC), pp 1-6, 2015 [18] W Fan, Y Liu, Z Wang and X Mao, "A new dynamic K-best SD algorithm for MIMO detection," 2014 Sixth International Conference on Wireless Communications and Signal Processing (WCSP), pp 15, 2014 TÀI LIỆU THAM KHẢO [19] Umamaheshwar Soma, Anil Kumar Tipparti, Srinivasa Rao Kunupalli, "Performance Analysis of K-Best Sphere Decoder Algorithm for Spatial Multiplexing MIMO Systems," International Journal of Pure and Applied Mathematics, vol 114, pp 97-107, 2017 [1] A Goldsmith, S A Jafar, N Jindal and S Vishwanath, "Capacity limits of MIMO channels," IEEE Journal on Selected Areas in Communications, vol 21, pp 684-702, June 2003 [20] X Mao, S Ren and H Xiang, "Layer reduced K-best sphere decoding," 2011 International Conference on Wireless Communications and Signal Processing (WCSP), pp 1-4, 2011 [2] Zekry, Abdelhalim, "FPGA Implementation of Sphere Detector for Spatial Multiplexing MIMO System," International Journal of Electronics and Telecommunications, vol 65, p 245–252, 219 [21] H Fang, L Ge and G Zhu, "An improved radius adaptive K-Best algorithm for MIMO system," 2014 IEEE International Conference on Progress in Informatics and Computing, pp 562-566, 2014 [3] Trần Xuân Nam, Lê Minh Tuấn, Xử lý tín hiệu khơng gian thời gian, Hà Nội: Nhà xuất Khoa học kỹ thuật, 2013 [4] M O Damen, H El Gamal and G Caire, "On maximum-likelihood detection and the search for the closest lattice point," IEEE ISBN 978-604-80-5958-3 118 ... hệ thống truyền thông MIMO Trong báo này, thực thi giải mã cầu với chất lượng xấp xỉ với giải mã ML tỷ lệ lỗi bit Các kết bước đầu thi? ??t kế cho thấy tính khả thi thiết kế khối tăng tốc giải mã. .. 440