Ứng dụng FPGA thực hiện thuật toán nhân và bình phương trên vành đa thức

Thuật toán nhân và bình phương đa thức có lặp được ứng dụng và đóng vai trò quan trọng trong việc xây dựng nhiều bộ mã hóa, mật mã như: Các bộ mã hóa xyclic, xyclic cục bộ, Mật mã AES, c

-

NGUYỄN TRUNG HIẾU

ỨNG DỤNG FPGA THỰC HIỆN THUẬT TOÁN NHÂN VÀ BÌNH

PHƯƠNG TRÊN VÀNH ĐA THỨC

CHUYÊN NGÀNH : KỸ THUẬT ĐIỆN TỬ

MÃ SỐ: 23.0 60.52.704.3898 TÓM TẮT LUẬN VĂN THẠC SỸ KỸ THUẬT

Người hướng dẫn khoa học: TS NGUYỄN NGỌC MINH

HÀ NỘI - 2010

Luận văn được hoàn thành tại:

Học viện Công nghệ Bưu chính Viễn thông Tập đoàn Bưu chính Viễn thông Việt Nam

Người hướng dẫn khoa học:

TS Nguyễn Ngọc Minh

Phản biện 1: ………

………

Phản biện 2: ………

………

Phản biện 3: ………

………

Luận văn sẽ được bảo vệ trước hội đồng chấm luận văn tại Học viện Công nghệ Bưu chính Viễn thông

Vào lúc: giờ ngày tháng năm 2010

Có thể tìm hiểu luận văn tại:

Thư viện Học viện Công nghệ Bưu chính Viễn thông

………

LỜI NÓI ĐẦU

Nâng cao hiệu quả của hệ thống truyền tin là một yêu cầu thực tiễn luôn chứa đựng tính cấp thiết, tính đa dạng, lại vừa chứa đựng tính phát triển không ngừng Các phương pháp mã hóa, mật mã đã đóng góp không nhỏ vào việc nâng cao hiệu quả và đảm bảo độ an toan, tin cậy của các hệ thống truyền tin

Thuật toán nhân và bình phương đa thức có lặp được ứng dụng và đóng vai trò quan trọng trong việc xây dựng nhiều bộ mã hóa, mật mã như: Các bộ mã hóa xyclic, xyclic cục bộ, Mật mã AES, các hệ mật RSA, Chor-Rivest, Merkele-Hellman, Elgamal, Rabin,

Ngày nay, sự phát triển không ngừng của thiết kế số cho các cấu kiện logic khả trình theo công nghệ CPLD/FPGA mở ra cho chúng ta hướng nghiên cứu xây dựng thuật toán nhân và bình phương đa thức có lặp trên các cấu kiện logic khả trình, từ đó ứng dụng xây dựng các bộ

mã hóa, mật mã trên các cấu kiện FPGA

Luận văn nghiên cứu ứng dụng của thuật toán cho việc xây dựng một số bộ mã xyclic và xyclic cục bộ Mã xyclic cục bộ được GS.TSKH Nguyễn Xuân Quỳnh, GS.TS Nguyễn Bình đưa ra đầu tiên Những nghiên cứu từ trước cho thấy những ưu điểm nổi bật của mã như: Tính đa dạng, tốc độ lập mã nhanh, mạch giải mã đơn giản

Phương pháp luận của đề tài dựa vào các khái niệm đã có như:

- Lưu đồ thực hiện thuật toán nhân và bình phương đa thức có lặp cho ngôn ngữ lập trình thông dụng để xây dựng lưu đồ thực hiện thuật toán trên FPGA

- Cách xây dựng các bộ mã xyclic và xyclic cục bộ từ các tài liệu

đã nghiên cứu trước đó để tự xây dựng phương pháp mã hóa, giải mã tạo nên các bộ mã hoàn chỉnh trên FPGA

Nội dung luận văn bao gồm 3 chương và phần phụ lục

Chương I: Cơ sở đại số

Trình bày những vấn đề cơ bản về lý thuyết đại số, vành đa thức,

từ đó nghiên cứu thuật toán nhân và bình phương đa thức có lặp

Chương II: Các mã xyclic trên vành đa thức

Trình bày các mã xyclic, phân hoạch và các mã xyclic cục

bộ, quan hệ giữa mã xyclic và xyclic cục bộ, một số kết quả nghiên cứu

về mã xyclic cục bộ

Chương III: Thiết kế và mô phỏng trên FPGA

Trình bày tổng quan về FPGA, xây dựng lưu đồ thực hiện thuật toán nhân và bình phương đa thức có lặp trên FPGA, xây dựng bộ mã xyclic (15, 5), xây dựng bộ mã xyclic cục bộ (27, 9) với các chương trình thiết kế và mô phỏng minh họa cho từng nội dung

Phụ lục: Các chương trình thiết kế và mô phỏng trên FPGA

Phụ lục được chia thành 3 phần: P1, P2 và P3 Đó là chương trình nguồn của các thiết kế trên FPGA như thuật toán nhân và bình phương

đa thức có lặp, mã hóa và giải mã bộ mã xyclic (15,5) với phần tử sinh (024), mã hóa và giải mã bộ mã xyclic cục bộ (27,9)

CHƯƠNG 1: CƠ SỞ ĐẠI SỐ 1.1 MỞ ĐẦU

Trong chương này nghiên cứu về thuật toán nhân và bình phương

đa thức có lặp Cấu trúc của chương gồm ba phần: Lý thuyết đại số, vành đa thức, thuật toán nhân và bình phương đa thức có lặp Hai phần đầu là cơ sở lý thuyết giúp cho việc tiếp cận và hiểu sâu về thuật toán, phần thứ ba sẽ nghiên cứu lưu đồ thực hiện thuật toán trên Zn, Fp

m

và một số ví dụ áp dụng, cuối chương đưa ra các đề xuất ứng dụng thuật toán và hướng nghiên cứu cho các chương tiếp theo

1.2 LÝ THUYẾT ĐẠI SỐ

1.2.1 Những vấn đề cơ bản về lý thuyết số

Định lý 1.1:

Với mỗi số nguyên n  2 ta luôn phân tích được dưới dạng tích

lũy thừa các số nguyên tố: 1 2 3

Các số nguyên modulo n (ký hiệu Z n ) là tập các lớp tương đương của các số nguyên {0, 1, 2, ., n-1} Các phép tính trong

Zn được thực hiện theo modulo n

1.2.2 Những vấn đề cơ bản về cấu trúc đại số

Các hệ thống đại số là những hệ thống tuân theo những quy luật

và quy tắc nhất định, thông thường đó là những quy luật dùng trong hệ thống số Những hệ thống số cụ thể như nhóm, vành, trường

1.3 VÀNH ĐA THỨC

1.4 THUẬT TOÁN NHÂN VÀ BÌNH PHƯƠNG ĐA THỨC

1.4.1 Thuật toán nhân và bình phương lặp trong Z n

INPUT: a  Z, và số nguyên 0  k < n có biểu diễn nhị phân:

i i

1.4.3 Các ứng dụng của thuật toán trên vành đa thức

Thuật toán có nhiều ứng dụng trong việc tìm kiếm phần dư của phép chia lũy thừa cho một số, lũy thừa của một đa thức cho một đa thức, ứng dụng xây dựng các bộ mã hóa, mật mã: mã xyclic; Mật mã AES, hệ mật RSA, Chor-Rivest, Merkele-Hellman, Elgamal, Rabin, Nội dung luận văn tập trung tìm hiểu phương pháp thực hiện thuật toán nhân và bình phương đa thức ở dạng tổng quát trên FPGA, từ

đó xây dựng thuật toán tạo nhóm nhân cho các mã xyclic và xyclic cục

bộ trên vành xn + 1, là thành phần quan trọng cho việc xây dựng các bộ

mã xyclic và xyclic cục bộ ứng dụng cho việc mã hóa dữ liệu

1.5 KẾT LUẬN

Chương này đã trình bày những kiến thức cơ bản nhất về cơ sở lý thuyết đại số, vành đa thức và thuật toán nhân và bình phương có lặp trên Zn và Fpm Từ đó tìm hiểu những ứng dụng của thuật toán này Trong nội dung nghiên cứu của luận văn sẽ tập trung vào nghiên cứu ứng dụng FPGA để thực hiện thuật toán áp dụng cho việc xây dựng các

bộ mã xyclic trên vành đa thức phục vụ cho việc mã hóa dữ liệu

mở trong việc nghiên cứu về mã này

Chương này giúp cho việc xây dựng và kiểm tra các bộ mã sẽ được nghiên cứu, thực hiện thiết kế và mô phỏng trong chương 3

Trong trường nhị phân GF(2), vành đa thức ký hiệu Z2[ ] /x x  n 1

2.2.2 Ideal của vành đa thức

Định nghĩa 2.2: Ideal I của vành đa thức gồm tập các đa thức ( ) a x

là bội của một đa thức g x thỏa mãn: ( )

 g x( ) |x  n 1 ( g x là ước của ( ) x  ) n 1

 deg ( )g x  r min deg ( )a x với a x( )I, ( )a x  0

Ký hiệu Ideal trong vành đa là I g x( )

2.2.3 Định nghĩa mã xyclic

Định nghĩa 2.5:

Mã xyclic (n,k) là Ideal I=  g(x)  của vành đa thức ¢2[ ]/x x  n 1

Định nghĩa 2.6:

Mã xyclic là một bộ mã tuyến tính có tính chất sau: Nếu a(x)là một từ mã thì dịch vòng của a(x) cũng là một từ mã thuộc bộ mã này

2.2.4 Ma trận sinh và ma trận kiểm tra của mã xyclic

Vì mã xyclic ( , )n k là một mã tuyến tính nên có thể mô tả nó

thông qua ma trận sinh G chứa k véc tơ hàng độc lập tuyến tính Ma trận G được viết như sau :

1

( ) ( )

( )

k

g x

x g x G

Đa thức ( )h x được gọi là đa thức kiểm tra

Vì ( ) ( )g x h x 0 modx n nên các đa thức ( )1 g x và ( ) h x được

gọi là các đa thức trực giao

2.3 PHÂN HOẠCH VÀNH ĐA THỨC VÀ MÃ XYCLIC CỤC BỘ

2.3.1 Nhóm nhân xyclic trên vành đa thức

Định nghĩa 2.7:

Nhóm nhân xyclic (CMG-Cyclic Multiplicate Group) trong vành

đa thức là tập hợp các phần tử đều bằng lũy thừa của một phần tử gọi là phần tử sinh Trong vành đa thức có nhiều nhóm nhân xyclic, số nhóm nhân bằng số các lũy đẳng có thể có trong vành

Định nghĩa 2.8:

Trong vành đa thức Z2[ ]/x x  n 1, nếu tồn tại một đa thức mà bình phương của nó lại bằng chính nó thì được gọi là đa thức lũy đẳng và ký hiệu là ( ) e x : e x( )e x2( )e x( 2)

Các lũy đẳng e x xác định trên cơ sở phân tích chu trình ( ) C s

2.3.2 Các loại nhóm nhân

2.3.3 Phân hoạch vành đa thức

2.3.4 Mã xyclic cục bộ trên vành đa thức

2.3.4.1 Khái niệm về mã xyclic cục bộ

Định nghĩa 2.12: Mã xyclic cục bộ là một mã tuyến tính có các dấu

mã là một tập con không trống tuỳ ý các lớp kề trong phân hoạch của vành đa thức theo một nhóm nhân xyclic A

2.3.4.2 Cách biểu diễn mã XCB

a) Biểu diễn theo trưởng lớp kề

Định nghĩa 2.13: Lớp kề là một tập hợp có tối đa k phần tử mà giá

trị của chúng được xác định từ phần tử trưởng lớp kề theo một biểu thức toán học (trưởng lớp kề là phần tử đứng đầu tiên trong một lớp kề) Nếu gọi giá trị của trưởng lớp kề là  0 thì các phần tử khác trong lớp kề được tính:   i  0.2 mod ; i p i1,k  1

b) Biểu diễn theo ma trận sinh

Đây là cách biểu diễn truyền thống, mã XCB ( , ) n k là mã hệ thống tuyến tính nên có thể mô tả theo ma trận sinh G n k  ,  có

khàng và n cột G n k ,  I k k, P k n k, 

Với I k k, là ma trận đơn vị cấp k, P k n k,  là ma trận kiểm tra

2.3.4.3 Phương pháp xây dựng mã xyclic cục bộ

Bước đầu tiên để xây dựng mã XCB là xác định tất cả nhóm nhân xyclic có thể có trên một vành đa thức, các nhóm nhân này có cấp khác nhau Sau đó xác định nhóm nhân sinh để xây dựng các cấp số nhân

Trên cơ sở đã xác định được các nhóm nhân sinh, ta chọn phần

tử đầu tiên nhân với nhóm nhân sinh (lớp kề sinh) sẽ tạo được cấp số nhân xyclic tương đương với lớp kề mới, phần tử sinh của lớp kề (trưởng lớp kề) tương ứng số hạng đầu của cấp số nhân xyclic Nếu ta gắn dấu thông tin cho nhóm nhân sinh ta sẽ tạo được mã XCB tương ứng với nhóm nhân đó Có hai cách chọn nhóm nhân sinh:

+ Cách thứ nhất: Chọn nhóm nhân đơn vị I, các dấu thông tin được gắn vào nhóm nhân đơn vị I để tạo mã

+ Cách thứ hai: Chọn nhóm nhân sinh là nhóm nhân xyclic bất kỳ



Với k dấu thông tin là k phần tử của nhóm nhân xyclic cấp k

Các dấu kiểm tra là một tập con không trống nào đó của tất cả các phần tử trong nhóm kề liên tiếp (từ nhóm kề thứ hai trở đi)

b) Mã XCB có khả năng trực giao (XCBCKNTG)

Mã XCBCKNTG là một lớp quan trọng tiếp theo sau mã XCBTTG Hệ TKT có khả năng trực giao (TKTCKNTG) cho một cặp dấu mã Mạch giải mã của nó phải dùng hai cấp ngưỡng (hoặc nhiều hơn) mới tìm được dấu cần giải mã, trong khi đó mã XCBTTG chỉ cần một cấp ngưỡng

Mã XCBCKNTG được xây dựng theo nguyên tắc sau:

 k dấu thông tin là k phần tử của nhóm nhân xyclic cấp k

 Các dấu kiểm tra được lấy là các phần tử ở các lớp kề lẻ liên tiếp

2.3.5 Phương pháp giải mã ngưỡng

Có nhiều phương pháp giải mã cho mã xyclic và XCB, trong số

đó phương pháp giải mã ngưỡng là một phương pháp khá hiệu quả và

có sơ đồ giải mã đơn giản Các phương pháp giải mã ngưỡng bao gồm:

 Giải mã ngưỡng theo đa số các tổng kiểm tra (GMĐS)

 Giải mã ngưỡng trên đa số 1 biểu quyết (GMĐS+ 1), giải mã ngưỡng trên đa số 2 biểu quyết (GMĐS + 2)

Các phương pháp giảm mã ngưỡng đều sử dụng các tổng kiểm tra (TKT) trực giao, hoặc các tổng kiểm tra có khả năng trực giao

2.4 QUAN HỆ GIỮA MÃ XYCLIC CỤC BỘ VÀ MÃ XYCLIC TRUYỀN THỐNG

Từ quan điểm xây dựng mã xyclic và XCB ta thấy có thể thực hiện việc mô tả mã xyclic thông thường theo quan điểm xây dựng các

mã XCB dựa trên phân hoạch vành đa thức

Các phân hoạch của vành đa thức

Phân hoạch cực tiểu ( ) 1a x 

Phân hoạch chuẩn ( )a x  x

Phân hoạch cực đại ord ( )a x max

Mã xyclic

Mã tuyến tính ngẫu nhiên Shannon

Mã xyclic cục bộ

2.5 CÁC KẾT QUẢ NGHIÊN CỨU VỀ MÃ XCB

2.6 KẾT LUẬN

Trong chương này đã nghiên cứu về các mã xyclic và xyclic cục

bộ trên vành đa thức, về các nhóm nhân, các kiểu phân hoạch vành đa thức, phương pháp mã hóa, giải mã, mối quan hệ giữa mã xyclic và xyclic cục bộ Ngoài ra có thống kê các kết quả nghiên cứu về mã xyclic cục bộ, cũng như tham khảo các hướng nghiên cứu mở

CHƯƠNG 3: THIẾT KẾ VÀ MÔ PHỎNG TRÊN FPGA 3.1 GIỚI THIỆU

Trong những chương trước đã nghiên cứu về cơ sở lý thuyết số, vành đa thức, thuật toán nhân và bình phương đa thức có lặp, các mã xyclic trên vành đa thức Nội dung chương này là tìm hiểu tổng quan về công nghệ FPGA, xây dựng các thuật toán nhân và bình phương đa thức có lặp trên FPGA (dạng tổng quát và trường hợp riêng), làm cơ sở cho việc tạo ra các nhóm nhân cho các bộ mã hóa xyclic và xyclic cục

bộ Tiếp đó sẽ nghiên cứu xây dựng các bộ giải mã thực hiện trên FPGA dựa trên phương pháp giải mã ngưỡng để tạo thành các bộ mã xyclic hoàn chỉnh (gồm cả mã hóa và giải mã)

3.2 TỔNG QUAN VỀ FPGA

Những ưu điểm của FPGA đối với mã hoá, mật mã: Dễ dàng

chuyển thuật toán; Dễ dàng cập nhật thuật toán; Mang lại hiệu quả về cấu trúc; Hiệu quả về tài nguyên; Khả năng thay đổi thuật toán

3.3 THỰC HIỆN MẠCH NHÂN VÀ BÌNH PHƯƠNG ĐA THỨC TRÊN FPGA

Trong mục nghiên cứu hai phần: thứ nhất là xây dựng thuật toán nhân và bình phương đa thức có lặp trên FPGA dạng tổng quát, thứ hai

là xây dựng thuật toán cho trường hợp đa thức f(x) = xn + 1

3.3.1 Thuật toán áp dụng cho f(x) tổng quát

Từ thuật toán được trình bày trong chương 1, ở đây ta tiến hành xây dựng lưu đồ thực hiện thuật toán trên FPGA như hình 3.3

Trong lưu đồ sử dụng các thuật ngữ và cách trình bày theo ngôn ngữ mô tả phần cứng VHDL

14

số thấp nhất chứa trong mảng số bị chia

- Lặp đến lũy thừa k: Thuật toán nhân và lấy dư được thực hiện lặp đi

lặp lại đến k lần, đảm bảo thực hiện nhân và mode lũy thừa k

3.3.2 Thuật toán áp dụng cho f(x) = x n + 1

Chi tiết trình bày trong luận văn

Mã cyclic được xây dựng theo nhóm nhân A sẽ là mã (15,5,7)

Đây là mã hệ thống với ma trận sinh như sau:

Trong ma trận sinh G, ta có thể thấy:

 Cột thứ nhất 1 (10101) tương ứng với a(x)=(024)

Do vậy, ta thấy rằng cột thứ i của G dịch chuyển so với cột thứ

 i  1 th sang phải 3 vị trí Thuật toán mã hóa của mã cyclic dựa trên nhóm nhân CMG: G a i x mod(x5  1) 

Ta có sơ đồ thực hiện mã hóa như hình 3.5 Trong đó 5 ô X0, X1,

X2, X3, X4 chứa 5 bit thông tin, sau mỗi nhịp xung đồng hồ sẽ có 1 bit tại đầu ra Kết quả là từ 5 bit thông tin ban mã hóa theo xung nhịp thành 15 bit để phát đi

Hình 3.2: Sơ đồ mã hóa mã (15,5,7) với thức sinh (024)

* Giải mã: Thuật toán giải mã sẽ tuân theo luật giải mã ngưỡng 2 cấp:

 Cấp ngưỡng đầu tiên: hệ TKTTG với cặp dấu thông tin (0)+ (1) (01) = (0) + (1) = (024) + (124) = (034) + (134)

Hoạt động: 15 nhịp đầu đưa từ mã nhận vào các ô nhớ

3.4.1 Thiết kế và mô phỏng trên FPGA

Mô hình thử nghiệm thuật toán mã hóa và giải mã cyclic cục bộ trên vành Z2[x]/x5+1 tức vành Z5 bằng FPGA như hình 3.7

Hình 3.4: Sơ đồ mô hình thử nghiệm dưới dạng RTL

a) Thiết kế mạch mã hóa

Sơ đồ thiết kế mạch mã hóa như hình 3.8 Thành phần mạch bao gồm một thanh ghi lưu trữ thông tin cần mã hóa, các cổng AND và XOR để thực hiện

Hình 3.5: Sơ đồ mã hóa thông tin theo nhóm nhân xyclic

b) Thiết kế mạch giải mã

Khối DeCoding gồm: 5 nhánh để thực hiện giải mã song song cả

5 bit thông tin Io(0:4) Mỗi nhánh gồm: Mạch đệm dịch vòng trái;

Mạch tính tổng kiểm tra “S”; Mạch giải mã ngưỡng “M”

Hình 3.6: Sơ đồ RTL của mạch khối DeCoding

Kết quả tổng hợp, cấu hình và mô phỏng sử dụng FPGA XC3S500E-4CPG132 như ở hình 3.10 và hình 3.11