Ch−ơng 3: ứng dụng dmt trong adsl
3.5.2. Mạch sai động 4dây/2dây.
Ph−ơng thức đầu tiên để phân tách các tín hiệu phát và thu là mạch sai động 4 dây/ 2 dây. Tổng l−ợng phân tách cực đại mà ta có thể đạt đ−ợc là suy hao phản
28
hồi - RL (return loss) giữa trở kháng đầu vào của đ−ờng dây và trở kháng của mạch sai động. Giá trị RL này đ−ợc tính toán khi thiết kế các bộ lọc phân tách FDD. Đối với những vòng lặp không có các cầu rẽ, trở kháng đầu vào đ−ờng dây xấp xỉ bằng trở kháng đặc tính. Trở kháng đặc tính biến thiên theo tần số và có thể mô hình hoá chính xác bằng một trở kháng RRC. Hình 3.12 thể hiện một mô hình trở kháng RRC đ−ợc lấy cân đối giữa các vòng lặp 24 AWG và 26 AWG, hình 3.13 thể hiện đồ thị RL biến thiên theo trở kháng đầu vào của hai loại vòng lặp cơ bản đ−ợc định nghĩa trong G.995 là: CSA 6 (26 AWG dài 9 kft) và CSA 8 (24 AWG dài 12 kft). Đây là hai tr−ờng hợp vòng lặp tối −u nhất, mà theo đồ thị 3.13 RL đ−ợc giữ ở mức trung bình khoảng 28 dB trên toàn dải thông.
Hình 3.12: Trở kháng đầu vào mạch vòng theo mô hình RRC.
Các cầu rẽ ở gần điểm kết cuối của vòng lặp sẽ làm giảm RL rất nhiều tại khu vực xung quanh “vùng lõm” tần số . Hình 3.13 cũng thể hiện RL của CSA 7 (một kiểu khác của các vòng lặp đ−ợc dùng làm mẫu đo kiểm) là vòng lặp có một cầu rẽ ngay tại điểm kết cuối. Giá trị RL nhỏ nhất vào khoảng 4 dB. Những tính toán thiết kế chặt chẽ đối với các thiết bị đầu cuối phía xa -RT (Remote Terminal) cho rằng cầu rẽ có thể có chiều dài gần nh− bất kỳ và cách RT một khoảng tuỳ ý. Phép phân tích nhiều vòng lặp khác nhau cho rằng giá trị RL trong tr−ờng hợp xấu nhất tại thiết bị đầu cuối phía xa (RLRT) nên đ−ợc lấy bằng 5 dB trên toàn bộ băng tần.
Trong tr−ờng hợp tính toán tại CO, các cầu rẽ nằm trong cáp dẫn chính tuy ít xuất hiện hơn nh−ng theo [AT&T, 1982] thì chúng có xảy ra, và quy trình đo kiểm
29
đ−ợc định nghĩa trong T1.413 có liên quan đến một vòng lặp nh− thế. Vì vậy những tính toán thiết kế chặt chẽ cũng đề nghị giá trị RL xấu nhất tại CO là 5 dB.
Hình 3.13: Suy hao phản hồi của trở kháng RRC trên mạch vòng CSA 6 và 8.
Một đơn vị đầu cuối xDSL đ−ợc kết nối với vòng lặp thông qua bộ lọc thông cao thứ cấp và giá trị RL đạt đ−ợc sẽ rất thấp trên một dải tần đáng kể (biên trên lớn hơn nhiều tần số cắt 30kHz). Giá trị RL có thể đ−ợc cải thiện thông qua việc ghép nối thêm một điện cảm L và điện dung C trung bình vào trở kháng của mạch sai động hoặc đ−a tín hiệu phát qua một hàm truyền đạt RC tích cực t−ơng đ−ơng để triệt tiêu tín hiệu phản xạ. Tuy nhiên, do có những vấn đề gây bởi cầu rẽ nên ng−ời ta th−ờng thiết kế hệ thống trong tr−ờng hợp các giá trị RL xấu nhất và có các thành phần phản xạ từ bộ lọc thông cao. Nguyên tắc thiết kế này cần đ−ợc áp dụng, ít nhất cho các hệ thống FDD.
30
Đối với những modem ADSL đ−ợc thiết kế đặc biệt cho những nơi mà không có cầu rẽ trên các đ−ờng cáp truyền dẫn thì chúng có thể hoạt động tại các giá trị RL cao hơn và có những bộ lọc đơn giản hơn. Tuy nhiên, để lợi dụng đ−ợc giá trị trở kháng đầu vào lớn hơn của vòng lặp, những modem này sẽ phải bù các thành phần phản xạ từ bộ lọc thông cao. Điều này cũng có thể gây khó khăn nh− khi thêm các bộ lọc phụ.
3.6. Kết cuối ch−ơng.
Để giảm hệ số công suất đỉnh/công suất trung bình PAR có rất nhiều ph−ơng pháp nh−ng ch−a có ph−ơng pháp nào là thực sự tối −u. Để có một kết quả PAR theo ý muốn, các nhà thiết kế, tuỳ theo từng tr−ờng hợp cụ thể mà có thể kết hợp một vài ph−ơng pháp lại với nhau. Ngoài việc làm giảm dải động cho các thành phần tín hiệu số và t−ơng tự trong hệ thống, giảm PAR còn là một trong những ph−ơng pháp hữu hiệu để giảm số bit DAC.