CHƯƠNG 1. TỔNG QUAN VỀ XỬ LÝ NHÃN TRONG HỆ THỐNG THÔNG TIN TOÀN QUANG
2.3 Thiết kế bộ tương quan quang và bộ trễ quang ứng dụng trong nhận dạng nhãn toàn
2.3.2 Thiết kế cấu trúc bộ trễ quang 4x4 MMI và mô phỏng thảo luận
Cấu trúc mới được đề xuất bộ tương quan ở Hình 2.16, tín hiệu quang được truyền qua cấu trúc bộ trễ dùng mô phỏng FDTD cũng đƣợc chỉ ra ở Hình 2.17.
Bộ trễ delay quang
Đầu ra Nhãn
dữ liệu vào (BPSK)
Địa chỉ gói tin (BPSK)
76
Hình 2.17 Tín hiệu quang được truyền qua cấu trúc dùng mô phỏng FDTD Để thiết kế bộ đệm và trễ quang, bộ vi cộng hưởng được xem là cấu trúc cốt lõi nhất thiết kế các hệ thống với chức năng nhƣ vậy [136, 137]. Các bộ vi cộng hưởng được kết nối theo cách nối tiếp, song song hoặc lai ghép để thực hiện các chức năng trong mạng kết nối quang [141].
Việc phân tích trễ nhóm và đặc tính truyền dẫn của các cấu trúc vi cộng hưởng làm bộ lọc và bù tán sắc được nghiên cứu trước đây [142].
Cấu trúc đề xuất có ƣu điểm gọn, có thể tăng gấp đôi thời gian trễ trên cùng một cấu trúc mà hầu như không làm tăng kích thước mạch bằng cách sử dụng một cấu trúc 4x4 MMI với 2 ống dẫn sóng phản hồi.
Qua phân tích giải tích dùng phương pháp MPA ở Chương 1, tại chiều dài của MMI là 3L / 4, 4x4 MMI đƣợc đặc trƣng bằng ma trận M. Khi gấp đôi chiều dài của MMI lên thành 3L / 2, thì lúc này MMI đƣợc đặc trƣng bằng ma trận S=MxM. Do vậy, Luận án chọn chiều dài của MMI làLMMI 2L1 3L / 2 và ma trận đặc trƣng của 4x4 MMI tại hình 2.17 đƣợc tính là:
2
1 j 0 0 1 j
0 1 j 1 j 0
( ) 1
0 1 j 1 j 0
2
1 j 0 0 1 j
S M
Như vậy, ma trận S được xem tương đương với 2 ma trận M2 như sau, tức cấu trúc 4x4 MMI gồm 2 cấu trúc 2x2 MMI:
1 1 j 1 j 1 e j4 1 j
1 j 1 j j 1
2 2
M2
77 Kết quả mô phỏng và thảo luận
Hình 2.18 Bộ trễ với thời gian trễ tăng gấp đôi so với cấu trúc truyền thống Cấu trúc mới tăng cường thời gian trễ so với cấu trúc vi cộng hưởng.
Gói tin sau khi đi qua cấu trúc sẽ có đƣợc ở các cổng đầu ra khác nhau. Hình 2.18 (a) cổng đầu ra lại phản hồi về đằng trước cổng số 2. Đầu vào cổng 1 sẽ ra cổng 2. Tín hiệu quang đƣợc truyền qua cấu trúc bộ trễ sẽ vòng lại phản hồi lại, quay ngƣợc lại bên trái đi ra cổng 2 bên trái. Cấu trúc bộ trễ tăng thời gian trễ gấp đôi tạo ra bộ đệm quang. Phải tăng cường thời gian trễ làm nhanh chậm ánh sáng đảm bảo tín hiệu đƣợc xử lý một cách chính xác và ổn định.
Cấu trúc của bộ vi cộng hưởng chỉ ra ở Hình 2.19, trong đó biên độ tín hiệu ra và vào có quan hệ [114]:
Ở đây là biên độ tín hiệu và đầu ra; và √ | | là các hệ số ghép truyền dẫn và ghép chéo của bộ ghép; là hệ số suy hao trong ống dẫn sóng phản hồi; là di pha. Hệ số là chỉ số chiết suất hiệu dụng, là bước sóng và là chu vi của ống dẫn sóng tròn.
Cổng đầu vào 1 Cổng đầu ra 2
(a)
(b)
78
Hình 2.19 Bộ vi cộng hưởng đơn
Từ đó ta tính đƣợc di pha hiệu dụng (effective phase shift) của bộ vi cộng hưởng như sau:
𝜙 { } {
} Độ trễ nhóm chuẩn hóa đƣợc định nghĩa là singe . Độ trễ nhóm tuyệt đối của bộ vi cộng hưởng là , trong đó T là đơn vị trễ tín hiệu.
Cộng hưởng xảy ra tại giá trị pha , trong đó m là số nguyên. Tại cộng hưởng, nếu thì dẫn đến hiện tượng làm nhanh ánh sáng và nếu , thì dẫn đến làm chậm xung ánh sáng. Hiện tƣợng ghép tới hạn xảy ra khi .
Cấu trúc cho phép tạo ra thời gian trễ và đệm mong muốn phụ thuộc vào N với suy hao thấp và kích thước nhỏ nhờ ưu điểm của vi cộng hưởng.
Kết quả là hàm truyền của cấu trúc trễ mới là:
( * {
} Trong đó và là suy hao và pha .
Tiếp theo, Luận án mô phỏng tốc độ xử lý dữ liệu của bộ tương quan dùng FDTD. Tốc độ bit hoạt động đƣợc thu đƣợc bằng cách sử dụng thời gian
Đầu vào Đầu vào Đầu ra
Đầu ra Bộ ghép
(a)
Bộ ghép có hướng (b)
79
đáp ứng. Thời gian đáp ứng là thời gian cần thiết để đầu ra đạt 90% giá trị đầu ra tối đa của nó kể từ khi bắt đầu tín hiệu vào làm cho đầu ra thay đổi.
Tốc độ bit hoạt động có thể đƣợc tính toán dựa trên thời gian đáp ứng.
Nếu thời gian đáp ứng là thì tốc độ bit là Rb 1
. Thời gian đáp ứng trong công trình đề xuất đƣợc xác định từ các phản ứng tạm thời. Một công suất quang trung bình tại cổng ra đƣợc ghi nhận theo thời gian. Tổng thời gian là sự cộng của thời gian trễ (t1) và thời gian tăng (t2). Thời gian đáp ứng là hai lần t2 và tốc độ bit đƣợc xác định bằng cách lấy nghịch đảo của thời gian đáp ứng.
(a) (b)
Hình 2.20 Cổng AND đầu vào (a) 01, 10 và (b) 11
Hình 2.21 Cổng XOR đầu vào (a) 00, 10, 01 và (b) 11
Nhƣ vậy, thời gian đáp ứng là 0.46ps và tốc độ bit 2.14Tbps với cổng AND. Thời gian đáp ứng 0.66ps và tốc độ bit 1.55Tbps với cổng XOR.
Giám sát giá trị (a.u) Giám sát giá trị (a.u)
Giám sát giá trị (a.u) Giám sát giá trị (a.u)
cT (m) cT (m)
cT (m) cT (m)
Giám sát Nhãn, Kiểu, Vùng
Giám sát Nhãn, Kiểu,
Vùng
Giám sát Nhãn, Kiểu, Vùng
Giám sát Nhãn, Kiểu, Vùng