1.2.2.1 Tỷ số tín hiệu trên tạp âm lý thuyết
Đối với các ứng dụng máy thu trong đĩ biên độ của tín hiệu mong muốn rơi vào FSR và băng thơng của tín hiệu mong muốn bằng fs/2, tỷ số tín hiệu trên nhiễu (SNR) của ADC là một thơng số hữu ích Nĩi chung SNR cực đại lý thuyết được coi là bằng 6B (dB) trong đĩ B là số bít của phân giải ADC. Biểu thức chính xác hơn cho SNR lý thuyết cĩ thể được rút ra từ một số giả thiết về tạp âm và tín hiệu đầu vào Trước tiên, ta giả thiết là chỉ cĩ tạp âm do lỗi lượng tử. Giả thiết là biên độ của tạp âm lượng tử này là một biến ngẫu nhiên phân bố đều trên một bước lượng từ. Ta cũng giả thiết là đầu vào dạng sin cĩ biên độ bằng FSR của ADC Khi này SNR cực đại được xác định như sau:
max 6, 02 1, 75 10 lg [ ] 2 s f SNR dB f (1.6)
Trong đĩ fs là tần số lây mẫu, fmax là tần số cực đại của tín hiệu tương tự đầu vào SNR lý thuyết bằng 6dB thường được nĩi chính là xấp xỉ hĩa của phương trình trên khi fs=2fmax và bỏ qua 1,76dB. Từ phương trình trên ta thấy rằng khi tần số lấy mẫu tăng cao hơn fmax, SNR tăng Điều này xẩy ra vì cơng suất tạp âm lượng tử là đại lượng cố định và độc lập với băng thơng (Pqn=q2/( R)) và cơng suất này sẽ bị trải rộng trên băng thơng rộng hơn khi tần số lấy mẫu tăng Điều này giảm lượng tạp âm lượng tử rơi vào băng từ đến fs/2. Hình 1.8 cho thấy hiện tượng này, Vì thế lấy mẫu trên tần sẽ tăng SNR cực đại Vì thế đơi khi lấy mẫu trên tần được sử dụng để đạt được SNR cực đại cao hơn Chẳng hạn một ADC 8 bit với tốc độ lấy mẫu 20 samples/s (20 mẫu trên giây) cĩ thể cho SNR cực đại bằng 68 dB thay vì 8 dB đối với các tín hiệu cĩ băng thơng kHz, nếu sử dụng lọc số phù hợp để khơi phục tín hiệu 100 kHz.
SVTH: Nguyễn Quang Huy – D08VT1 Trang 16
Hình 1.8. Trải phổ cơng suất tạp âm lượng tử do lấy mẫu trên tần
1.2.2.2 Thơng số thực tế
Trong các ADC thực tế, SNR cĩ thể được xác định bằng cách đo lỗi dư Lỗi dư là kết hợp của tạp âm lượng tử, tạp âm ngẫu nhiên và méo phi tuyến (nghĩa là tất cả các thành phần khơng mong muốn của tín hiệu đầu ra ADC). Lỗi dư của ADC được xác định bằng cách sử dụng một đầu vào dạng sin cho ADC, sau đĩ lấy đầu ra ADC trừ đi ước tính tín hiệu đầu vào, tín hiệu cịn lại là lỗi dư Sau đĩ tính cơng suất bình phương trung bình của lỗi dư SNR tìm được bằng cách chia cơng suất bình phương trung bình của tín hiệu đầu vào cho cơng suất trung bình bình phương của lỗi dư
Đối với các ADC thực tế, đặc tả kỹ thuật thường sử dụng thơng số ENOD (Effective Number of Bits: số bit hiệu dụng) thay cho SNR Theo định nghĩa ENOD là số bit cần thiết trong một ADC lý tưởng để cơng suất tạp âm trung bình bình phương trong ADC lý tưởng này bằng cơng suất trung bình bình phương lỗi dư trong ADC thực tế.
SFDR (Spurious Free Dymamic Range: dải động khơng cĩ nhiễu giả) là một thơng số hữu ích để đặc tả các ADC Để định nghĩa SFDR ta giả thiết đầu vào ADC
SVTH: Nguyễn Quang Huy – D08VT1 Trang 17 là một tone hàm sin SFDR được thực hiện bằng cách lấy FFT (Fast Fourier Transforrm: biến đổi Fourier nhanh) đầu ra của ADC. Sau biến đổi phổ đầu ra ADC được thể hiện ở dạng cơng suất đầu ra dB phụ thuộc tần số Khi này SFDR sẽ là hiệu số giữa tín hiệu đầu vào hàm sin và cơng suất đỉnh của tín hiệu nhiễu giả lớn nhất trong phổ đầu ra của ADC. Hình 1.9 cho thấy thí dụ xác định SFDR từ phổ đầu ra ADC. Trong phổ đầu ra của ADC được lý tưởng hĩa này, tín hiệu đầu vào là một hàm sin MHz Các đáp ứng nhiễu giả được thể hiện trên hình vẽ và SFDR bằng 50dB.
Hình 1.9. Thí dụ tính SFDR theo phổ đầu ra của ADC.
Thơng số SFDR hữu ích cho các ứng dụng khi băng thơng của tín hiệu mong muốn nhỏ hơn fs/ Trong trường hợp này, một băng rộng các tần số được số hĩa dẫn đến một tỷ số SNR cho trước Tín hiệu mong muốn được bộ lọc băng thơng số băng hẹp lọc ra từ tồn bộ băng tần nĩi trên SNR được cải thiện bằng quá trình lọc số vì cơng suất của lỗi dư giảm do lọc Tuy nhiên thành phần nhiễu giả vẫn cĩ thể rơi vào băng thơng của bộ lọc số và vì thế càn cĩ đặc tả SFDR cho ADC.
SVTH: Nguyễn Quang Huy – D08VT1 Trang 18 Biến đổi tương tự sang số địi hỏi sự phức tạp cao hơn so với chuyển đổi số sang tín hiệu tương tự. Dưới đây ta sẽ xét một số kỹ thuật biến đổi ADC phổ biến nhất.
1.2.3.1 ADC đếm (Counter ADC)
ADC đếm sử dụng một xung clock, một bộ đếm, một bộ DAC (bộ chuyển đổi số sang tương tự) và một bộ so sánh điện áp Tín hiệu start bên ngồi sẽ thiết đặt lại (reset) bộ đếm và kích hoạt mạch “sample and hold” - mạch lấy mẫu và giữ (tầng đầu trong bộ ADC). Đầu ra bộ DAC tăng mỗi lần một mức lượng tử bằng cách sử dụng bộ đếm cho đến khi đầu ra đạt được biên độ tín hiệu tương tự tại một thời điểm cho trước. Khi đầu ra DAC giống với điện áp đầu vào (Vin), xung clock sẽ dừng và ta thu được tín hiệu số ở Dout
Hình 1.10. Sơ đồ bộ ADC đếm
1.2.3.2 ADC bám (Tracking ADC)
Nhược điểm chủ yếu của phương pháp dùng ADC đếm là tốc độ biến đổi khá thấp Để cải thiện ADC đếm, ADC bám được sử dụng. Kiểu biến đổi này giống như ADC đếm ngoại trừ là bộ đếm tăng giảm được sử dụng thay cho bộ đếm thơng thường Trong ADC này, đầu ra của DAC bên trong được so sánh với tín hiệu vào tương tự. Nếu biên độ của tín hiệu vào tương tự lớn hơn đầu ra của DAC, bộ đếm đếm tăng, nếu thấp hơn bộ đếm đếm giảm.
SVTH: Nguyễn Quang Huy – D08VT1 Trang 19
Hình 1.11. Sơ đồ ADC bám
ADC bám nhanh hơn nhiều so với ADC đếm khi chỉ cĩ các thay đổi nhỏ của biên độ tín hiệu vào Đối với các thay đổi biên độ vào lớn, kiểu ADC này khá chậm.
1.2.3.3 ADC xấp xỉ hĩa liên tiếp (Successive Approximation ADC)
Phương pháp chuyển đổi xấp xỉ liên tiếp là phương pháp phổ biến nhất cho các kiểu ADC do tính năng tốc độ, độ chính xác và tính dễ thiết kế của nĩ Nĩ hoạt động nhờ việc so sánh điện thế được sinh ra với điện thế nối vào Cấu tạo của nĩ gồm một mạch dãy và một mạch chuyển đổi số-tương tự DAC, một đồng hồ xung nhịp và một thanh ghi xấp xỉ liên tiếp SAR (Successive Approximation Register).
Hình 1.12. Sơ đồ ADC xấp xỉ hĩa liên tiếp
ADC xấp xỉ hĩa liên tiếp thuộc loại ADC phản hồi (giống ADC đếm và ADC bám). Thanh ghi trong ADC này được sử dụng để thiết lập bit cĩ nghĩa nhất (MSB: Most Significant Bit) trong DAC bằng Đầu ra của ADC được so sánh với biên độ
SVTH: Nguyễn Quang Huy – D08VT1 Trang 20 tương tự vào Nếu đẩu DAC lớn hơn đầu vào tương tự, MSB của DAC bị xố, ngược lại nĩ giữ nguyên bằng Bit cĩ nghĩa tiếp theo của DAC được đặt bằng và đầu ra của DAC lại được so sánh với biên độ đầu vào tương tự. Nếu đầu ra DAC lớn hơn đầu vào tương tự bit này lại bị xĩa Quá trình này tiếp diễn cho đến khi đạt được tất cả B bit của DAC Đầu vào DAC cung cấp đầu ra cho ADC.
1.2.3.4 ADC nhanh (Flash ADC)
ADC nhanh hay ADC chớp được sử cho các ứng dụng địi hỏi số hĩa nhanh nhất. Hiện nay, tốc độ lấy mẫu vào khoảng 500-1000 Msamples/s (Mega mẫu trên giây) đối với ADC 8 bit, và tất cả ADC này đều là flash ADC Kiểu bộ biến đổi này sử dụng đồng thời một tập 2B- các bộ so sánh điện áp, trong đĩ B là số bit của ADC. Tín hiệu tương tự được đưa vào một đầu vào của tất cả các bộ so sánh điện áp, cịn đầu vào thứ hai của mỗi bộ so sánh là điện áp tham chuẩn tương ứng với từng mức của 2B-1 mức lượng tử Các điện áp tham chuẩn này thường được tạo ra bởi một mạng chia áp Tất cả các bộ so sánh cĩ mức điệm áp tham chuẩn thấp hơn tín hiệu đầu vào tương tự tạo ra đầu ra mức logic Các bộ so sánh cịn lại (cĩ các điện áp tham chuẩn bằng hoặc cao hơn tín hiệu tương tự đầu vào) tạo ra đầu ra mức logic khơng Các đầu ra của bộ so sánh sau đĩ được kết hợp trong một mạch giải mã nhanh để tạo ra từ đầu ra số của ADC Vì thế biến đổi chỉ mất hai bước (so sánh điện áp và giải mã), dẫn đến đây là kỹ thuật ADC nhanh nhất trong số các kỹ thật phổ biến hiện cĩ
SVTH: Nguyễn Quang Huy – D08VT1 Trang 21
Hình 1.13. Sơ đồ Flash ADC (adsbygoogle = window.adsbygoogle || []).push({});
Hạn chế chính của kỹ thuật này là số lượng các bộ so sánh cần thiết thực hiện lớn Đối với flash ADC B bit, cần 2B- bơ so sánh, như vây: ADC 8 bit cần 255 bộ so sánh, 9 bit cần 511 bộ so sánh Tuyến tính cũng là một vấn đề trong Flash ADC.
1.2.3.5 ADC phân dải con (Subranging ADC)
Một trong số các kỹ thuật được sử dụng cho ADC tốc độ cao là kết hợp hai ADC B bit (thường là flash ADC) để tạo ra một ADC cĩ độ phân giải 2B bit. Chẳng hạn hai bộ biến đổi bit cĩ thể được kết hợp để tạo ra một bộ biến đổi 8 bit. Trong kỹ thuật này, ADC bit thứ nhất số hĩa đầu vào tương tự Sau đĩ đầu ra của ADC này được biến đổi ngựơc vào tín hiệu tương tự bằng bộ DAC Sau đĩ tín hiệu này được trừ với tín hiệu đầu vào tương tự để tạo ra tín hiệu hiệu số. Tín hiệu hiệu số được khuếch đại, được số hĩa bằng cách sử dụng bộ ADC 4 bit thứ hai. Hệ số khuếch đại của bộ khuếch đại được thiết lập để đảm bảo tồn thang tín hiệu đầu vào bộ ADC thứ hai Sau đĩ đầu ra của cả hai bộ ADC bốn bit được kết hợp bằng cách sử dụng
SVTH: Nguyễn Quang Huy – D08VT1 Trang 22 mạch logic hiệu chỉnh lỗi số để tạo ra đầu ra 8 bit thể hiện tín hiệu vào tương tự. Kiểu ADC này được gọi là ADC phân dải con (Subranging) hai tầng.
Hình 1.14. Sơ đồ Flash ADC phân giải con
ADC phân dải con rất phổ biến vì chúng cĩ thể đạt được tốc độ cao cùng với độ phân giải cao Chúng địi hỏi so sánh ít hơn so với flash ADC cĩ cùng độ phân giải. Cấu trúc bên trong ADC phân dải con cĩ thể là flash ADC hoặc kiểu ADC khác
1.2.3.6 ADC khuếch đại độ lớn (MA - Magnitude Amplifier ADC)
ADC khuếch đại độ lớn nối tầng là dạng phát triển của ADC phân dải con, nĩ cho tốc độ cao và giảm đáng kể bộ so sánh
SVTH: Nguyễn Quang Huy – D08VT1 Trang 23
SVTH: Nguyễn Quang Huy – D08VT1 Trang 24 MA thứ nhất so sánh tín hiệu đầu vào với mức điện áp Vs/ trong đĩ Vs là điện áp tồn thang của ADC. Nếu tín hiệu đầu vào cao hơn Vs/2, bit thể hiện MA này bằng 1. Nếu đầu vào thấp hơn Vs/2, bit thể hiện MA này bằng Vì thế MA thứ nhất chia điện áp tồn thang thành hai vùng và bit thể hiện MA này được thiết lập theo vùng mà điện áp đầu vào rơi vào
MA tiếp theo (thứ hai) sử dụng đầu ra của MA thứ nhất làm đầu vào của mình Như thấy trên hình vẽ, MA thứ hai chia từng vùng trong hai vùng theo quy định của MA thứ nhất thành hai vùng bổ sung. Nếu điện áp vào MA thứ nhất nằm trong khoảng Vs đến Vs/ , thì MA thứ hai sẽ xác định tín hiệu vào nằm giữa Vs và Vs/ hay giữa 3Vs/ và Vs/2. Bit thể hiện MA này khi này được đặt vào hay tùy thuộc và tín hiệu đầu vào rơi vào vùng trên hay vùng dưới Đối với điện áp của MA thứ nhất nằm trong khồng từ đến Vs/2, MA thứ hai lại chia thành hai vùng: vùng thứ nhất nằm trong khoảng từ Vs/ đến Vs/ và vùng thứ hai nằm trong khoảng từ đến Vs/4. Bit thể hiện MA thứ hai sẽ được đặt bằng 1 nếu điện áp đầu vào rơi vào vùng thứ nhất, trái lại nếu điện áp đầu vào rơi vào vùng thứ hai thì bit này sẽ bằng 0. Kết quả đầu ra ta được mã GRAY thể hiện mức điện áp đầu vào (trong mã GRAY thay đổi một mức lượng tử chỉ dẫn đến thay đổi một bit). Do thời gian hưởng ứng của từng MA rất nhỏ nên MA ADC nối tầng cĩ tốc độ rất cao.
1.2.3.7 ADC tích phân (Integrating ADC)
Hình 1.16. Sơ đồ ADC tích phân cơ bản
Các ADC tích phân cơ bản bao gồm một bộ tích phân (integrator), một switch để lựa chọn giữa hai loại điện áp vào Vin và điện áp tham chiếu Vref, một bộ đếm, một
SVTH: Nguyễn Quang Huy – D08VT1 Trang 25 bộ so sánh và một bộ điều khiển Chúng chuyển đổi biên độ tín hiệu đầu vào tương tự vào một khoảng thời gian, sau đĩ đánh giá
Mặc dù các kiểu ADC này tuyến tính cao và loại bỏ tạp âm đầu vào tốt, nhưng nhược điểm của chúng là tốc độ khá chậm.
1.2.3.8 Bộ biến đổi A/D ∑∆
Một kiểu ADC khá mới là bộ biến đổi ∑∆. Bộ biến đổi ∑∆ bậc một là bộ biến đổi ∑∆ cơ bản (hình 1.17) ADC này gổm một bộ điều chế ∑∆, một bộ lọc số và một decimator (giảm bớt Để hiểu được hoạt động của bộ biến đổi này, ta cần hiểu được quá trình lấy mẫu trên tần (Oversampling), tạo dạng tạp âm, lọc số và decimation (giảm tốc).
Hình 1.17. ∑∆ ADC bậc một
Hoạt động của bộ biến đổi ∑∆ dựa trên hiệu ứng lấy mẫu trên tần Các bộ biến đổi ∑∆ sử dụng một bộ lượng tử phân giải thấp (thường là bộ lượng tử bit) và lấy mẫu tại tốc độ lớn hơn nhiều so với 2fmax Như đã xét ở trên, lấy mẫu tại tốc độ nhanh hơn fmax đảm bảo cải thiện SNR của ADC Lý do vì tạp âm lượng từ cĩ giá trị cố đinh sẽ được trải rộng trên một băng thơng lớn hơn do fs tăng cao hơn fmax. Cải thiện SNR nhờ lấy mẫu trên tần dẫn làm cho bộ lượng tử phân giải thấp tỏ ra cĩ độ phân giải cao hơn Độ phân giải biểu kiến cao hơn này cĩ thể được định lượng bằng ENOB: 1, 67 6, 02 SNR dB ENOB dB (1.7)
SVTH: Nguyễn Quang Huy – D08VT1 Trang 26 Phương trình trên cho thấy SNR phải tăng vào khoảng 6dB để tăng ENOD một bit Phương trình (1.6) cho thấy để tăng SNR thêm 6dB, tốc độ lấy mẫu fs phải tăng lên bốn lần so với 2fmax. Cứ mỗi lần tăng tiếp theo 6dB cho SNR địi hỏi tăng tốc độ lấy mẫu bốn lần.
Từ (1.5) và ( 6) ta thấy để đạt được một ENOD bằng 12 bit với sử dụng bộ lượng tử 1bit, cần tốc độ lấy mẫu nhanh hơn triệu lần so với 2fmax Rõ ràng rằng điều này khơng thực tế và các bộ ∑∆ phải sử dụng kỹ thuật khác bổ sung cho lấy mẫu trên tần.
Phần tử then chốt khác trong các bộ biến đổi ∑∆ là bộ tích phân đặt ngay trước bộ ượng tử 1 bit. Bộ tích phân này hoạt động như một bộ lọc thơng thấp đối với các tín hiệu mong muốn xầy ra tai các tần số f ≤ fmax và như một bộ lọc thơng cao đối với tạp âm lượng tử trong ADC Điều này sẽ tạo dạng tạp âm lượng tử (thường cĩ dạng bằng phẳng trên tồn bộ băng từ đến fs/2), sao cho chỉ một phần nhỏ tạp âm này xẩy ra trong băng tín hiệu mong muốn (từ đến fmax). Hầu hết tạp âm lượng tử bị