Flip Flop J-K

BÀI 02 : FLIP –FLOP

3. Flip Flop J-K

 Cấu trúc mạch logic nhƣ hình 5.7 a,b.

Hình 5.7a: Ký hiệu FF J-K Hình 5.7b: Cấu trúc mạch logic FF J –K Bảng trạng thái FF J-K Ck J K QK 0 0 Q ( nhớ) 0 1 0 ( xĩa) 1 0 1( lập)

1 1 Q(thay đ i trạng thái theo m i xung nhịp) Trong đĩ: - J, K là các ngõ vào d liệu. - Q, Q là các ngõ ra. - Ck là tín hiệu xung đồng bộ - QK là trạng thái ngõ ra 4. Flip - Flop T

Mạch FF – T được x y d ng từ FF – JK bằng cách n i chung J và K lại với nhau và bảng trạng thái như hình 5.8 :

36

Dạng sĩng của ngõ ra Q theo ngõ vào T khi cĩ xung CK tác động nhƣ hình 5.9 :

Hình 5.9

 Giải thích hoạt động của FF – T theo tác động của xung CK:

Giả sử trạng thái ban đ u T = 0, Q = 0.

Tại cạnh lên c a xung CK l n thứ nhất xuất hiện T = 0 vì thế Q = 0.

Tại cạnh lên c a xung CK l n thứ hai xuất hiện T = 1 vì thế ngõ ra Q c a FF bị lật trạng thái trước đĩ tức là Q = 1.

Tại cạnh lên c a xung CK l n thứ ba xuất hiện T = 0 thì ngõ ra c a FF gi nguyên trạng thái trước đĩ tức là Q = 1.Tư ng t tại các cạnh lên kế tiếp c a xung CK ngõ ra Q thay đ i theo ngõ vào T như bảng trạng thái trên.

5. Flip - Flop D

Flip – Flop D được x y d ng trên FF – RS hoặc FF – JK bằng cách thêm vào c ng đảo và được kết n i như hình 5.10 :

Hình 5.10

Bảng trạng thái:

Dạng sĩng của ngõ ra Q theo ngõ vào D khi cĩ xung CK tác động hình 5.11:

Hình 5.11

 Giả sử trạng thái ban đ u D = 0, Q = 1.

- Tại cạnh lên c a xung CK l n thứ nhất xuất hiện D = 0 vì thế Q = 0. - Tại cạnh lên c a xung CK l n thứ hai xuất hiện D = 1 vì thế Q = 1. - Tại cạnh lên c a xung CK l n thứ ba xuất hiện D = 0 vì thế Q = 0.

- Tư ng t tại các cạnh lên kế tiếp c a xung CK ngõ ra Q thay đ i theo ngõ vào D.

6. Flip - Flop M-S ( Master – Slaver):

Đ i với phư ng pháp này khi xung Ck tồn tại mức logic 1 d liệu sẽ được nhập vào FF, cịn khi Ck tồn tại mức logic 0 thì d liệu chứa trong FF được xuất ra ngồi

37

Cấu tạo gồm hai FF: một FF th c hiện chức năng ch (Master) và một FF th c hiện chức nang tớ (Slaver).

Hoạt động d a theo chức năng chính – phụ như hình 5.12

+ Ck = 1 : FF2 mở, d liệu được nhập vào FF2 qua c ng đảo Ck =0 ( FF1 khĩa nên gi nguyên trạng thai c trức đĩ)

+ Ck = 0 : FF2 khĩa, nên gi nguyên trạng thai c trức đĩ qua c ng đảo Ck =1 ( FF1 mở, d liệu được xuất ra ngồi)

Chú : tín hiệu Ck cĩ thể được tạo ra từ mạch dao động đa hài khơng trạng thái bền.

Hình 5.12

7. Flip - Flop với ngõ vào Preset và Clear

Tính chất c a FF là cĩ trạng thái ngõ ra bất kỳ khi mở máy. Trong nhiều trường hợp, cĩ thể đặt trước ngõ ra Q=1 hoặc Q = 0, Vì vậy để xác lập trạng thái ban đ u c a các FF người ta thêm vào FF với các ngõ vào Preset (đặt trước Q=1) và ngõ vào Clear ( xĩa Q = 0), mạch cĩ dạng ( hình 5.13: ) và hình 5.14a,b là k hiệu c a FF RS cĩ ngõ vào Preset và Clear tác động ở mức cao và mức thấp.

Hình 5.13:

K hiệu c a các FF với các ngõ vào Preset và Clear như hình 5.14

a. b.

Hình 5.14: a. PRE và CLR tác động ở mức cao b. CLR tác động ở mức thấp

Bảng trạng thái

38

0 0 Tác động theo ngõ vào Tác động theo ngõ ra

0 1 0 1

1 0 1 0

1 1 Trạng thái cấm Trạng thái cấm

Giải thích nguyên lý hoạt động:

Khi PRE = 0 và CLR = 0 thì PRE, CLR khơng tác dụng (m i c ng NAND cĩ

một ngõ vào là 1) tức là FF tác động theo ngõ vào.

Khi PRE = 0 và CLR = 1 khi đĩ PRE khơng tác dụng, cịn CLR tác dụng Q= 1 và Q = 0 bất chấp điều kiện ngõ vào.

Khi PRE = 1 và CLR = 0 khi đĩ PRE tác dụng, cịn CLR khơng tác dụng Q= 1 và Q = 0 bất chấp điều kiện ngõ vào.

Khi PRE = 1 và CLR = 1 là trạng thái cấm vì khơng thể đặt trước và xĩa đồng thời. Tại một thời điểm khơng thể tác động cả PRE và CLR.

8. Tính tốn, lắp ráp một số mạch ứng dụng cơ bản

a. Tính tốn

Cho hệ tu n t cĩ 1 ngõ vào X và 2 ngõ ra Z1, Z2. Hệ cĩ 4 trạng thái A, B, C và D cĩ giản đồ trạng thái như hình sau. Với phép gán trạng thái (m hĩa trạng thái) A: Q1Q2 = 10, B: Q1Q2 = 00, C: Q1Q2 = 01 và D: Q1Q2 = 11. H y thiết kế hệ bằng FF- JK và c ng logic hoặc FF-D. Biết rằng khi xung clock vào cĩ cạnh xu ng hệ sẽ chuyển trạng thái. Dùng bìa K, ta cĩ: 1 1 2 1 2 1 2 1 1 1 1 2 2 2 2 2 . . . . . Z Q Q Q Q Q Q D Q X Q Q Q Z Q D Q X Q             1 2 J Q K1  X J2  X Q. K2  X Q1 * Thiết kế bằng FF- JK và cổng

39 S R Q Q NAND NAND

FLIP - FLOP R - S DUNG CONG NAND

NOR NOR S R Q Q

FLIP - FLOP R - S DUNG CONG NOR

S R Q Q NAND NAND NAND NAND

FLIP - FLOP R-S TAC DONG THEO XUNG LENH FLIP FLOP CHU - TO S R Q Q NAND NAND S R Q Q NAND NAND SW1 +5 SW2 SW3 SW4 SW5 SW6 SW7 SW8 D1 D2 D3 D4 D5 D6 D7 D8 FLIP - FLOP J - K FLIP - FLOP D FLIP - FLOP T Q Q 1 2 13 12 7410 3 4 5 6 7410 1 2 7404 3 4 7404 Pr CLR

FLIP - FLOP DAT TRUOC VA XOA

D 2 Q 5 CLK 3 Q 6 S 4 R 1 7474 J 4 Q 15 CLK 1 K 16 Q 14 S 2 R 3 7476 J 9 Q 11 CLK 6 K 12 Q 10 S 7 R 8 7476 SW1 SW2 SW3 SW4 SW5 SW6 SW7 SW8 +5 D1 D2 D3 D4 D5 D6 D7 D8 b. Lắp ráp mạch

40

* u c u:

a) Lắp mạch như hình vẽ;

b) Kiểm tra và sửa ch a hoạt động c a mạch. c) Vẽ bảng s thật c a các FF trên. * Flip Flop RS INPUT OUTPUT Ck S R Q Q * Flip Flop JK INPUT OUTPUT Ck J K Q Q * Flip Flop T INPUT OUTPUT Ck T Q Q * Flip Flop D INPUT OUTPUT Ck D Q Q

41

* SƠ ĐỒ CHÂN IC 7476: * SƠ ĐỒ CHÂN IC IC 7474:

* Bản sự thật IC 7476 * Bản sự thật IC 7474

Bài tập:

Bài 1: Để x y d ng một flipflop mới XY như hình sau (b qua ch n SET và CLR)

a) Tìm phư ng trình đặc trưng c a flipflop XY b) Suy ra bảng giá trị c a flipflop XY.

42

Bài 3: Cho mạch logic như hình vẽ, xác định t n s ngõ ra c a mạch hình sau

43

BÀI 03: MẠCH ĐẾM VÀ THANH GHI

M Bài: MĐ28-03 Giới thiệu:

Mạch đếm được x y d ng từ các ph n tử nhớ và các phẩn tử t hợp. Các mạch đếm là thành ph n c bản c a các hệ th ng s chúng được sử dụng để đếm thời gian, chia t n s , điều khiển các mạch khác.

Trong máy tính, thanh ghi (tên thường gọi c a mạch ghi dịch) là n i lưu tạm d liệu để th c hiện các phép tính, các lệnh c bản như ghi d liệu, dịch thơng tin .... Ngồi ra, mạch ghi dịch cịn nh ng ứng dụng khác như: tạo mạch đếm vịng, biến đ i d liệu n i tiếp ↔ song song, dùng thiết kế các mạch đèn trang trí, quảng cáo. . .

Mục tiêu:

- Trình bày được cấu tạo, nguyên l hoạt động các mạch đếm, thanh ghi thơng dụng.

- Nêu được các ứng dụng c a các mạch đếm và thanh ghi trong kỹ thuật.

- Lắp ráp, sửa ch a, đo kiểm được các mạch đếm, thanh ghi đúng yêu c u kỹ thuật.

- Rèn luyện tính tỷ mỉ, chính xác, an tồn và vệ sinh cơng nghiệp.

Nội dung:

1. Mạch đếm

Mạch đếm th c hiện chức năng đếm lên hoặc đếm xu ng dưới tác động c a xung đồng hồ (xung CK). Mạch đếm cĩ thể chia làm hai loại như sau:

Mạch đếm khơng đồng bộ là mạch đếm mà người ta sử dụng các FF liên kết với nhau theo dạng n i tiếp. M i ngõ ra c a một FF đồng thời làm xung CK cho t ng sau. Vì vậy các FF sẽ đ i trạng thái một cách tu n t từ FF đ u tiên đến FF cu i cùng.

Mạch đếm đồng bộ các FF được kích hoạt song song bởi xung CK, đều này làm cho các FF thay đ i trạng thái đồng thời.

1.1. Mạch đếm lên khơng đồng bộ

X y d ng mạch đếm lên nhị ph n 3 bit, hình 6.1

Hình 6.1: Cấu trúc mạch đếm l n khơng đồng bộ

Mạch đếm lên nhị ph n 3 bit với xung CK tác động cạnh xu ng và ngõ vào xĩa CLR tích c c ở mức thấp. Bảng trạng thái hình 6.1: CK Q2 Q1 Q0 0 0 0 0 1 0 0 1 2 0 1 0

44 3 0 1 1 4 1 0 0 5 1 0 1 6 1 1 0 7 1 1 1 8 0 0 0

Giải thích hoạt động của mạch:

Giả sử trạng thái ban đ u các ngõ ra Q0 = Q1 = Q2 = 0 .

Các ngõ vào J, K c a FF đều n i lên mức cao nên các FF luơn lật trạng thái ngõ ra khi cĩ xung CK tác động cạnh xu ng.

Khi xuất hiện cạnh xu ng c a xung CK thứ nhất Q0 thay đ i trạng thái từ Q0 = 0 sang Q0 = 1. Cịn Q1 vẫn bằng 0 do FF chưa được tác động.

Khi xuất hiện cạnh xu ng c a xung CK thứ hai Q0 thay đ i trạng thái từ Q0 =1 sang Q0 = 0 làm CK1 thay đ i theo. Lúc đĩ CK1 thay đ i trạng thái từ Ck1 = Q0 = 1 sang Ck1 = Q0 = 0 làm ngõ ra Q1 c a FF1 thay đ i trạng thái thái từ Q1 = 0 sang Q1 = 1.

Với cạnh xu ng c a xung CK thứ ba tư ng t ta cĩ Q0 thay đ i trạng thái từ Q0 = 0 sang Q0 = 1.

Quá trình cứ xảy ra tại cạnh xu ng c a xung CK và như vậy mạch đ th c hiện đếm lên nhị ph n 3 bit.

Dạng sĩng tín hiệu:

Hình 6.2

Ta thấy ngõ ra c a các FF là các m s nhị ph n 3 bit cĩ giá trị từ 0000 –1111. Giá trị c a s đếm tăng d n theo xung CK.

D a vào dạng sĩng tín hiệu ta thấy: T n s c a Q0 = f/2, t n s c a Q1 = f/4 và t n s c a Q2 = f/4.

1.2. Mạch đếm xuống khơng đồng bộ

45

Hình 6.3 : Mạch đếm xuống khơng đồng bộ

Mạch đếm xu ng nhị ph n 3 bit với xung CK tác động cạnh xu ng và ngõ vào xĩa CLR tích c c ở mức thấp. Bảng trạng thái CK Q2 Q1 Q0 0 0 0 0 1 1 1 1 2 1 1 0 3 1 0 1 4 1 0 0 5 0 1 1 6 0 1 0 7 0 0 1 8 0 0 0 Dạng sĩng tín hiệu hình 6.3: Hình 6.4

 Nếu th c hiện đếm xu ng dùng xung Ck tác động cạnh xu ng thì: - Xung CK đ u tiên tác động bình thường

- Ngõ ra Q c a t ng trước n i đến CK c a t ng kế cận.

 Giải thích hoạt động c a mạch:

- Đ i với mạch đếm xu ng khi sử dụng FF cĩ xung Ck tác động cạnh xu ng thì ngõ ra Q0 c a FF0 được n i tới ngõ vào CK1 c a FF1, ngõ ra Q1 c a FF1 được n i tới ngõ vào CK2 c a FF2.

46

- Giả sử trạng thái ban đ u Q0 = Q1 =Q2 =0 thì Q0 Q1 1

- Các ngõ vào J,K c a các FF được n i lên mức logic 1 nên các FF luơn đảo trạng thái khi cĩ xung CK tác động

- Tại thời điểm cạnh xu ng c a xung Ck thứ nhất ngõ ra Q0 c a FF0 từ Q0 = 0 sang Q0 = 1và Q0 = 1 xu ng Q0= 0. Khi đĩ CK1 c ng thay đ i theo Q0( từ 1 xu ng 0) khi đĩ ngõ ra từ Q1 = 0 sang Q1 = 1 và Q0= 1 xu ng 0, làm FF2 c ng thay đ i theo Q1 =0 , ngõ ra Q2 =0 lên 1. Trạng thái ngõ ra lúc này là: Q2, Q1 ,Q0= 111.

- Tại thời điểm cạnh xu ng c a xung Ck thứ hai ngõ ra Q0 c a FF0 từ Q0 = 1 xu ng Q0 = 0 và Q0=0 lên Q0 =1. Khi đĩ CK1 c ng thay đ i theo Q0( từ 0 lên 1) làm FF1 khơng được tác động ( do tại thời điểm này tư ng ứng với cạnh lên c a xung CK đưa vào FF1) dođĩ ngõ ra c a FF1 vẫn gi nguyên trạng thái trước đĩ tức là Q1 = 1. Tư ng t Q2 = 1 và trạng thái ngõ ra c a các FF lúc này là: Q2, Q1 ,Q0= 110.

- Tại thời điểm cạnh xu ng c a xung Ck thứ ba ngõ ra c a FF0, FF1 là Q0 = 0 lên , Q0 = 0 và Q1 = 1 xu ng 0 làm Q1 =1nên Q2 vẫn bằng . Trạng thái ngõ ra c a các FF lúc này là: Q2, Q1 ,Q0= 101.

- Tư ng t với các xung CK cịn lại và ngõ ra c a các FF cu i cùng Q2, Q1 ,Q0= 000.

1.3. Mạch đếm lên, đếm xuống khơng đồng bộ (n=4):

Để cĩ mạch đếm lên hoặc đếm xu ng người ta dùng các mạch đa hợp 2→1( hai trạng thái 1 ngõ ra) với ngõ vào điều khiển C chung để chọn Q hoặc Q đảo đưa vào t ng sau qua các c ng NAND. Trong mạch (hình 6.5) dưới đ y khi C =1, Q n i vào Ck, mạch đếm lên và C =0. Q đảo n i vào Ck, mạch đếm xu ng.

Hình 6.5

Trên th c tế , để đ n giản, ta cĩ thể thay đa hợp 2→1 bởi một c ng EX-OR ( hình 6.6) , ngõ điều khiển C n i vào một ngõ vào c ng EX-OR, ngõ vào cịn lại n i với ngõ ra Q c a FF và ngõ ra c a c ng EX-OR n i vào ngõ vào C c a FF sau, mạch c ng đếm lên/xu ng tùy vào C=0 hay C=1.

47

1.4. Mạch đếm khơng đồng bộ chia n tần số

 Kiểu Reset: Để thiết kế mạch đếm kiểu Reset, trước nhất người ta lập bảng

trạng thái cho s đếm.

Quan sát bảng trạng thái ta thấy ở xung thứ 10, nếu theo cách đếm 4 t ng thì QD và QB phải lên 1. Lợi dụng hai trạng thái này ta dùng một c ng NAND 2 ngõ vào để đưa tín hiệu về xĩa các FF, ta được mạch ở (hình 6.7)

Bảng trạng thái

Hình 6.7

Mạch đếm kiểu Reset cĩ khuyết điểm nhƣ:

- Cĩ một trạng thái trung gian trước khi đạt s đếm cu i cùng. - Ngõ vào Cl khơng được dùng cho chức năng xĩa ban đ u.

 Kiểu Preset:

Trong kiểu Preset các ngõ vào c a các FF sẽ được đặt trước thế nào để khi mạch đếm đến trạng thái thứ N thì tất cả các FF t động quay về khơng. Để thiết kế mạch đếm khơng đồng bộ kiểu Preset, thường người ta làm như sau:

- Ph n tích s đếm N = 2n.N’ (N’<N) rồi kết hợp hai mạch đếm n bit và N’. Việc thiết kế rất đ n giản khi s N' << N

1.5. Mạch đếm đồng bộ

Trong mạch đếm đồng bộ các FF chịu tác động đồng thời c a xung đếm Ck Ví dụ: Th c hiện mạch đếm lên đồng bộ 3 bit với CK tác động cạnh xu ng Khảo sát bảng trạng thái sau:

48 Nhận xét:

 Q0 đ i trạng thái từ 0 – 1 và từ 1 – 0 khi cĩ xung CK vậy J0 = K0 = 1.

 Q1 đ i trạng thái từ 0 – 1 và từ 1 – 0 khi cĩ xung CK và khi Q0 = 1, vậy J1 = K1 = Q0

 Q2 đ i trạng thái từ 0 – 1 và từ 1 – 0 khi cĩ xung CK và khi Q0 = 1 và Q1=1, vậy J2 = K2 = Q0Q1. Hình 6.8: Mạch logic đếm đồng bộ Hình 6.9: Dạng sĩng tín hiệu 1.6. Mạch đếm vịng 0 0 0 0 1 0 0 1 2 0 1 0 3 0 1 1 4 1 0 0 5 1 0 1 6 1 1 0 7 1 1 1 8 0 0 0

49

Th c chất là mạch ghi dịch trong đĩ ta cho hồi tiếp từ một ngõ ra nào đĩ về ngõ vào để th c hiện một chu kỳ đếm. Tùy đường hồi tiếp mà ta cĩ các chu kỳ đếm khác nhau Sau đ y ta khảo sát vài loại mạch đếm vịng ph biến.

Cấu trúc mạch đếm vịng được cấu tạo từ các D Flip – Flop như hình sau.