BÀI 04 : MẠCH LOGIC MSI
1. Mạc hm hĩa (Encoder)
M hĩa là gán các k hiệu cho các đ i tượng trong một tập hợp để thuận tiện cho việc th c hiện một yêu c u cụ thể nào đĩ. Thí dụ m BCD gán s nhị ph n 4 bit cho từng s m c a s thập ph n (từ 0 đến 9) để thuận tiện cho máy đọc một s cĩ nhiều s m ; m Gray dùng tiện lợi trong việc t i giản các hàm logic . . ..
1.1. Sơ đồ khối tổng quát
S đồ kh i t ng quát c a một mạch m hĩa như Hình 7.1
Hình 7.1: Sơ đồ khối tổng quát của một mạch mã hĩa
Bảng trạng thái: I0I1…I2n-1 On-1…O1O0 1 0… 0 0 1… 0 ………… 0 0….1 0………0 0 0………0 1 ……………… 1………1 1
Khi một ngõ vào được chọn ngõ ra cĩ một t hợp nhị ph n tư ng ứng. Với ngõ vào đ u tiên là 1 0…0 và ngõ vào cu i cùng là 00…1. Ngõ vào được chọn cĩ mức
69
logic 1 ta nĩi ngõ vào tác động ở mức cao và ngõ vào được chọn cĩ mức logic 0 ta nĩi ngõ vào tác động ở mức thấp.
1.2. Mạch m hĩa từ 4 sang 2
- S đồ kh i hình 7.2
Hình 7.2: Mạch mã hĩa từ 4 sang 2
Nhận thấy biến 0 trong bảng trạng thái khơng ảnh hưởng đến kết quả nên ta chỉ vẽ bảng Karnaugh cho 3 biến 1, 2 và 3. Lưu , là do trong bảng trạng thái cĩ các trường hợp bất chấp c a biến nên ứng với một trị riêng c a hàm ta cĩ thể cĩ đến 2 hoặc 4 s 1 trong bảng Karnaugh. Thí dụ với trị 1 c a cả 2 hàm A1 và A0 ở dịng cu i cùng đưa đến 4 s 1 trong các ơ 001, 011, 101 và 111 c a 3 biến 123.
Từ bảng Karnaugh, ta cĩ kết quả và mạch tư ng ứng. Trong mạch khơng cĩ ngõ vào 0, điều này được hiểu là mạch sẽ chỉ báo s 0 khi khơng tác động vào ngõ vào nào.
Hình 7.3: Bảng trạng thái và sơ đồ mạch
1.3. Mạch m hĩa từ 8 sang 3
Khảo sát một IC m hĩa 8 đường sang 3 đường. Trên th c tế khi chế tạo một IC, ngồi các ngõ vào/ra để th c hiện chức năng chính c a nĩ, người ta thường d trù thêm các ngõ vào và ra cho một s chức năng khác.
Mạch m hố 8 đường sang 3 đường cịn gọi là m hố bát ph n sang nhị ph n (cĩ 8 ngõ vào chuyển thành 3 ngõ ra dạng s nhị ph n 3 bit. Nhưng bất cứ lúc nào c ng chỉ cĩ 1 ngõ vào ở mức tích c c tư ng ứng với chỉ một t hợp m s 3 ngõ ra; tức là m i 1 ngõ vào sẽ cho ra 1 m s 3 bit khác nhau. Với 8 ngõ vào (I0 đến I7) thì sẽ cĩ 8 t hợp ngõ ra nên chỉ c n 3 ngõ ra (Y2, Y1, Y0)
70
Hình 7.4 Khối mã hĩa 8 sang 3
Bảng trạng thái mạch m hĩa 8 sang 3
Từ bảng trên, ta cĩ :Y0 = I1 + I3 + I5 + I7; Y1 = I2 + I3 + I6 + I7; Y2 = I4 + I5 + I6 +I7
D a vào 3 biểu thức trên ta cĩ thể vẽ được mạch logic như hình 7.5:
Hình 7.5: Sơ đồ mạch 8 sang 3
1.4. Mạch m hĩa ƣu tiên
Với mạch m hố được cấu tạo bởi các c ng logic như ở hình trên ta cĩ nhận xét rằng trong trường hợp nhiều phím được nhấn cùng 1 lúc thì sẽ khơng thể biết được m s sẽ ra là bao nhiêu. Do đĩ để đảm bảo rằng khi 2 hay nhiều phím h n được nhấn, m s ra chỉ tư ng ứng với ngõ vào cĩ s cao nhất được nhấn, người ta đ sử dụng mạch m hố ưu tiên. Rõ ràng trong cấu tạo logic sẽ phải thêm 1 s c ng logic phức tạp h n,
Xét IC 74LS147 là mạch m hố ưu tiên 10 đường sang 4 đường, nĩ đ được tích hợp sẵn tất cả các c ng logic trong nĩ. Kí hiệu kh i c a 74LS147 như hình 4.7
71
Hình 7.6 : Sơ đồ khối
Bảng trạng thái c a 74LS147
Nhìn vào bảng trạng thái ta thấy thứ t ưu tiên giảm từ ngõ vào 9 xu ng ngõ vào 0. Ch ng hạn khi ngõ vào 9 đang là 0 thì bất chấp các ngõ khác (X) s BCD ra vẫn là 1001 (qua c ng đảo n a). Chỉ khi ngõ vào 9 ở mức 1 (mức khơng tích c c) thì các ngõ vào khác mới cĩ thể được chấp nhận, cụ thể là ngõ vào 8 sẽ ưu tiên trước nếu nĩ ở mức thấp.
Xét mạch m hố ưu tiên 4→ 2 (4 ngõ vào, 2 ngõ ra), s đồ kh i (hình 7.7).
Hình 7.7
Từ bảng trạng thái trên cĩ thể viết được phư ng trình logic các ngõ ra A và B:
1 2 3 3 1 2 3 2 3 3 2 3 . . A x x x x x x x B x x x x x
72