BÀI 2 : FLIP – FLOP
2.1. FLIP-FLOP S –R:
Khi R= 1, S= 0 khi đó Q =1 và hồi tiếp về cổng 2 nên cổng 2 có hai ngõ vào bằng 1 nên ngõ ra Q= 0.
Khi R= 1, S= 0 khi đó Q= 1 và hồi tiếp về cổng 1 nên cổng 1 có hai ngõ vào bằng 1 vậy Q = 0.
Khi R= S= 0. Khi đó Q = Q= 1 và đây là trạng thái cấm.
Khi R= S= 1. Giả sử trạng thái trước đó có Q = 1, Q= 0 khi đó hồi tiếp về cổng 1 nên cổng 1 có một ngõ vào bằng 0 vậy Q = 1 nên S-RFF giữ nguyên trạng thái cũ.
Như vậy gọi FF khơng đồng bộ bởi vì chỉ cần một trong hai ngõ vào S hay R thay đổi thì ngõ ra cúng thay đổi theo.
c. Phương trìh: Phương trình logic: Qn1Sn RnQn (2.1) d. bảng trạng thái: 2.1.2. FF S- R dùng cổng NOR: a. Cấu trúc: b. Nguyên lý: R- Reset: xóa S- Set: thiết đặt
Sơ đồ logic, ký hiệu và bảng chân lý xây dựng từ cửa NOR
Nếu R = S = 0 mạch hoạt động như một yếu tố trạng thái cân bằng. Do tính chất phản hồi khép kín mà đầu ra Q= 0 hay Q = 1. Giá trị 0 hay 1 là hoàn toàn ngẫu nhiên
Bảng 2.1 Bảng chức năng của FF dùng cổng NOR
Từ sơ đồ logic ta dễ dàng thấy rằng chỉ cần thay đổi mức logic đầu và S hoặc R thì trigơ sẽ chọn 1 trạng thái cân bằng
- Nếu S=1, R = 0 thì Q = 1 - Nếu S=0, R=1 thì đầu ra Q=0
Giản đồ thời gian của trigơ như hình vẽ dưới đây với đường nét đứt là đường chỉ nguyên nhân của sự thay đổi trạng thái
c. Phương trình:
Phương trình logic: Qn1Sn RnQn (2.2)
d. bảng trạng thái:
2.1.3 FF S-R tác động xung lệnh:
Cấu trúc
Bảng 2.2 Bảng chức năng của FF dùng cổng NOR
R S
CK
Hình 2.3: Sơ đồ cấu trúc và kí hiệu S-R FF có xung nhịp
3
4
1
Nguyên lý:
Khi Ck = 0, các cổng 34 bị ngắt FF bị cấm , duy trì trạng thái cũ. Khi Ck = 1 các cơng 3,4 thơng thì FF sẵn sàng tiếp thu tín hiệu và nó tiếp thu tín hiệu vào R,S. Luc này FF giống như một FF SR cơ bản.
R= 0, S = 1, đầu ra cổng 3 có mức thấp FF lập ở trạng thái 1.
Nếu R = 1, S = 0 đầu tại cổng 4 ở mức thấp khi đó FF bị xóa về trạng thái 0. Nếu R = 0, S = 0 thì các cổng 3,4 đều đưa ra mức cao khi đó FF giữ nguyên trạng thái cũ.
Nếu R = 1, S = 1 thì các công 3,4 đưa ra mức thấp dẫn đến đầu ra Q và Q đều là mức cao, đó là trạng thái cấm. Vì vậy thấy rằng chức năng của phương trình đặc trưng giữa FF S-R có xung nhịp khơng có gì khác FF S-R cơ bản.
Phương trình:
Như ta đã phân tích ngun lý trên thì ta thấy phương trình đặc trưng của FF S-R có xung nhịp khơng có gì khác FF S-R cơ bản.
Phương trình logic: Qn1Sn RnQn (2.3)
Bảng trạng thái:
Từ nguyên lý và phương trình đặc trưng thì ta có bảng trạng thái sau:
2.2. FLIP-FLOP J-K:
Là mạch điện có khả năng thiết lập trạng thái 0, trạng thái 1, chuyển đổi trạng thái và duy trì (nhớ) trạng thái căn cứ vào các tín hiệu đầu vào J, K và tín hiệu xung đồng hồ Ck.
a. Cấu trúc: Q CLK Q J K b. Nguyên lý:
J = 0, K = 1 với Ck là sườn âm thì Qn+1 = 0
J= 1, K = 0, với Ck là sườn âm thì Qn+1 = 1
J = 1,K = 1, với Ck là sườn âm thì Qn+1 = Qn chuyển đổi trạng thái J = 0, K = 0, với Ck là sườn âm thì Qn+1 = Qn giữ nguyên trạng thái.
c. Phương trình:
Qn+1 = J.Qn + KQn (2.4)
với điều kiện đã xuất hiện sườn âm của xung Ck.
d. Bảng trạng thái: Qn J K Qn+1 0 0 0 0 0 0 1 0 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 0 1 1 0 1 1 1 1 0
Flip - Flop JK Master Slave:
a. Cấu trúc: Q Q A & & & & & & 1 B C D E F H G I J K C Master Slave & & a) cấu trúc Q CLK Q J K b) ký hiệu
Loại FF S-R trước đây vẫn cịn có sự ràng buộc giữa r và s, nguyên nhân chính là khi R = S = 1 đầu ra các cổng G, H đều ở mức thấp dẫn đến tình huống khơng mong muốn là cả Qm và Qm đều ở mức cao = 1. để loại bỏ trường hợp này người ta lấy tín hiệu ở đầu ra đưa trở lại đến các đầu vào của g và H vì Q và Q ln có trạng thái ngược nhau.
b. Nguyên lý hoạt động:
Theo như sự trình bày trên đây về sự cải tiến của FF JK ta thấy hoạt động của nó giống như FF S-R master slave, chỉ khác bởi sự tương đương sau của các tín hiệu đầu vào:
Hình 2.4: Cấu trúc và ký hiệu Bảng 2.4: Bảng trạng thái của FF JK
S = JQn (2.4)
R = KQn (2.5)
Vậy ta có: Qn+1 = S + RQn = JQn + KQnQn (2.6)
với điều kiện xuất hiện sườn âm của xung clock. và đây cũng là phương trình đặc trưng của FF JK
c. Phương trình đặc trưng:
Từ cơng thức 2.6 cho ta thấy FF JK nó phản ánh quan hệ logic giữa Qn+1 với Qn ,
J,K nhờ Qn và Qn phản hồi về cổng điều khiển G và H mà J và K khơng cịn ràng buộc
lẫn nhau. Vì Vậy ta có phương trình đặc trưng cho FF JK
Qn+1 = JQn + KQn (2.7)
2.3. FLIP –FLOP T:
FF – T là mạch điện có chức năng duy trì và chuyển đổi trạng thái tùy thuộc vào tín hiệu đầu vào. Trong điều kiện định thời của Ck.
Cấu trúc:
Nguyên lý:
Khi T=0 FF giữ nguyên trạng thái Khi T=1 FF lật trạng thái (toggle)
Như vậy mạch T FF thay đổi trạng thái tuần tự theo mỗi lần xung kích thích. Chú ý: Khi đầu vào T có thời gian tồn tại ở mức logic cao trong một khoảng dài hơn so với thời gian chuyển trạng thái (thời gian trễ) của mạch thì mạch sẽ tiếp tục lật trạng thái tới khi hết thời gian tồn tại ở mức logic cao của T, q trình đó làm cho việc xác định chính xác mạch đang ở trạng thái nào là khơng thể, do đó chỉ có thể làm việc ở chế độ đồng bộ (vì thực tế thời gian tồn tại mức logic cao của T luôn lớn hơn rất nhiều thời gian trễ của mạch)
Phương trình:
Từ nguyên lý làm việc của FF – T ta đưa ra được phương trình đặc trưng của T-FF:
Qn+1 = JQn + KQn = TQn + TQn = TQn (2.8)
Bảng trạng thái:
T-FF là một trigơ có 2 đầu ra và 1 đầu vào T. T-FF có bảng thái như sau:
Qn T Qn+1 J K T Hình 2.5: Cấu trúc và ký hiệu FF - T Bảng 2.5: Bảng trạng thái của FF T
0 0 0
0 1 1
1 0 1
1 1 0
2.4. FLIP - FLOP D:
Flip – Flop D là mạch điện có chức năng thiết lập trạng thái 0 theo tín hiệu đầu vào D = 0 và thiết lập trạng thái 1 theo tín hiệu đầu vào D = 1 trong điều kiện phải có xung định thời. Cấu trúc: E & & Q Q & & C D A B C a) cấu trúc D Q Q C b) ký hiệu Nguyên lý hoạt động.
Khi C = 0 thì cổng C và E ngắt FF duy trì trạng thái .
Nếu C = 1 D = 0 thì đầu ra c ở mức cao, đầu ra E ở mức thấp FF ở trạng thái 0. nếu D = 1 thì đầu ra c ở mức thấp, đầu ra E ở mức cao FF ở trạng thái 1. vậy nếu có xung Cp và D ở mức nào thì FF ở mức đó.
Qn+1 =D với đk C = 1
Phương trình:
Theo như nguyên lý thì FF D trên đã thỏa mãn định nghĩa. Vì vậy ta có phương trình đặc trưng sau: Qn+1 =D (2.9) Bảng trạng thái. D C Qn+1 L H L H H H X L Qn Hình 2.6: Cấu trúc và kí hiêu FF - D