CHƯƠNG 1 : TỔNG QUAN ĐỀ TÀI
2.4 Các hiệu ứng cơ bản trong thiết kế mạch vật lý CMOS
2.4.2 Các vấn đề lưu ý trong Layout
Hoạt động của MOSFET chịu ảnh hưởng từ rất nhiều các tác nhân vật lý khác nhau như nhiệt độ, điện trường, độ dày lớp oxit, STI,… Vì vậy, người kĩ sư layout cần phải hạn chế các non-ideal factors để đảm bảo hoạt động ổn định cho mạch.
2.4.2.1 Systematic Factors 2.4.2.1.1 Tụ kí sinh
Trong mạch thực tế, việc xảy ra tụ kí sinh trong mạch là điều không thể tranh khỏi. Bản thân MOSFET cũng đã có những tụ kí sinh do cấu trúc đặc biệt của nó. Tụ kí sinh ở giữa cực Cổng và cực Đế xảy ra do bản kim loại tạo nên cực cổng được ngăn cách với cực đế thông qua lớp oxit cách điện. Các tụ kí sinh ở cực nguồn và cực máng với cực đế gây ra bởi cấu trúc tiếp giáp PN và vùng nghèo giữa tiếp giáp. Tụ giữa cực cổng và nguồn/máng xảy ra do hiện tượng overlap trong quá trinh sản xuất chip. Tụ giữa kênh dẫn và cực đế cũng do ngăn cách giữa kênh với đế bằng vùng nghèo.
Hình 2.26 Các tụ kí sinh trong MOSFET
Không chỉ có các tụ kí sinh trong MOSFET, khi layout và chạy dây còn có thể sinh ra các tụ kí sinh ngay trên đường Metal. Điều này xảy ra khi chạy 2 dây song song hoặc cắt ngang nhau và ở giữa là vật liệu cách điện. Chính vì tính chất này mà khi đặt 2 dây digital và analog gần nhau rất dễ xảy ra hiện tượng Coupling. Để khác phục hiện tượng ngày người ta thường hay sử dụng kĩ thuật shielding để ngăn cách giữa 2 bản dây.
Hình 2.27 Tụ sinh ra trong quá trình đi dây
Ngoài ra ở phần cạnh của các cực tiếp giáp với lớp nền hoặc STI cũng sinh ra các tụ kí sinh. Các tụ này được gọi là tụ Side-wall.
Hình 2.28 Tụ Side-wall
Để khắc phục tinh trạng tụ kí sinh, kĩ sư layout có thể sử dụng kĩ thuật multi finger transistor. Bằng cách chia MOSFET gốc thành nhiều phần và sử dụng chung cực S hoặc D rồi sau đó nối chung các Gate, chiều dài tổng thể của MOSFET sẽ giảm đi, cũng đồng nghĩa tụ kí sinh cũng sẽ giảm.
Hình 2.29 Multi-finger MOSFET
2.4.2.1.2 Trở kí sinh
Tương tự như tụ kí sinh, điện trở kí sinh cũng không thể tránh khỏi trong thiết kế vi mạch. Điện trở kí sinh tồn tại trên các contact và lớp metal kết nối các MOSFET và trở kí sinh cũng tồn tại ngay cả trong MOSFET. Có thể khắc phục trở kí sinh trên đường dây bằng cách thay đổi cách đi dây sao cho hợp lý.
Hình 2.30 Điện trở kí sinh trên dây và MOSFET
2.4.2.1.3 STI Dishing
Vì bản thân của lớp nền MOSFET cũng có điện trở và giữa các tiếp giáp lại có tụ kí sinh cho nên khi một MOSFET xảy ra nhiễu, nó có thể làm ảnh hưởng tới các MOSFET khác cũng đặt chung trên một tấm nền. Để ngăn chặn hiện tượng này thì mội trong các phương pháp đó là sử dụng STI. STI (Shallow Trench Isolation) là một khối oxit được đào sâu xuống dưới lớp wafer nhằm ngăn cách giữa các MOSFET trên cùng một lớp nền.
Sau khi lớp oxit được tạo ra, bề mặt lớp oxit không bằng phẳng nên phải qua một bước làm phẳng tiếp theo. Trong bước làm phẳng này, độ chính xác không phải là tuyệt đối mà có sai số nhất định, làm cho bề mặt của lớp STI không phẳng mà lõm xuống. Khi bề mặt lớp STI thay đổi nó sẽ làm ảnh hưởng tới stress trên cực S và D của MOSFET. Lớp oxit ngăn cách giữa cực G và đế cũng có bề mặt không phẳng, dẫn tới độ rộng cực G không chính xác.
Hình 2.31 Tác hại của STI Dishing
2.4.2.1.4 STI Stress
Trong bước sản xuất chip, tạo nên lớp oxit và STI phải được thực hiện trong môi trường có nhiệt độ rất cao. Khi chip nguội lại về nhiệt độ bình thường, hệ số giãn nở nhiệt của Si cao hơn nhiều so với SiO2, khiến cho quá trình nở ra của chip bị giới hạn lại bởi lớp STI, gây ra hiện tượng STI stress. Độ dày của cực S và D càng nhỏ thì STI stress càng lớn. Để khắc phục vấn đề này thì có thể đặt các dummy devices/gate ở rìa chip, điều này giúp cho MOSFET chính không bị ảnh hưởng trực tiếp bởi stress.
Hình 2.32 Hiện tượng STI Stress
Hình 2.33 Khắc phục STI Stress bằng dummy
2.4.2.1.5 Hiệu ứng Well Proximity
Trong quá trình sản xuất chip, để tạo ra các giếng n-well hay p-well người ta thường sử dụng phương pháp bắn các ion vào vùng cần tạo, tia ion có góc nghiêng từ 7 đến 9 độ chiếu tới vùng cần dope và một số tia sẽ chiếu trúng phần Photoresist dùng để quang khắc và phản xạ lại xuống lớp nền, làm cho phần rìa lớp nền có nồng độ pha tạp khác với phần giữa. Hiệu ứng này được gọi là Well Proximity.
Hình 2.34 Hiệu ứng Well Proximity
2.4.2.1.6 Pattern non uniformity
Trong quá trình quang khắc, khi chiếu tia UV qua các lớp mask để làm cứng hoặc mềm đi lớp Photoresist, tại vùng giữa của lớp mask thì mật độ chiếu sáng sẽ cao hơn vùng rìa vì vùng giữa có sự giao thoa của ánh sáng chiếu tới. Điều này làm độ cứng/mềm của Photoresist ngoài rìa sẽ thấp hơn ở giữa chip, làm cho kích thước của vùng cần tạo xảy ra sai lệch.
Hình 2.35 Ảnh hưởng của Pattern non uniformity
Để khắc phục vấn đề này người ta thường đặt các dummy device tại rìa chip để tăng độ chiếu sáng cho phần chính của chip.
Hình 2.36 Khắc phục Pattern non uniformity
2.4.2.1.7 S/D Asymmetry
Trong thực tế, 2 cực S và D của MOSFET không đặt đối xứng qua Gate như lý thuyết mà vẫn có sự sai lệch. Sự sai lệch này là do quá trình chiếu ion theo góc nghiêng gây ra, nếu chiếu theo góc nghiêng từ S sang D, phần cực S sẽ bị overlap dưới cực G, cực D sẽ lệch khỏi cực G và ngược lại.
Hình 2.37 Hiện tượng S/D Asymmetry
Trong quá trình làm chip, qua các bước mài phẳng và ăn mòn, lớp metal sẽ tích được một lượng điện tích nhất định, nếu lượng điện tích này đủ lớn, nó sẽ thông qua lớp metal và tác động vào cực G của MOSFET được nối với lớp metal. Khi điện áp trên metal vượt quá điện áp đánh thủng, nó sẽ đánh thủng cực G của MOSFET và ảnh hưởng tới hoạt động của mạch.
Hình 2.38 Antenna Effect
Để khắc phục tình trạng này, có thể gắn 1 diode Zener giữa metal với GND để xả phần điện tích dư xuống Ground, từ đó bảo vệ được MOS.
2.4.2.1.9 Metal Coverage
Trong mạch vi sai, 2 MOSFET phải càng cân bằng với nhau càng tốt để đảm bảo mạch được hoạt động chíng xác, điều này có nghĩa các yếu tố tác động lên một con MOS như nhiễu hay Coupling đều phải tác động lên con MOS còn lại. Vì vậy kĩ sư layout thường sử dụng phương pháp metal coverage để làm đồng đều 2 MOSFET.
Hình 2.39 Mạch vi sai
Hình 2.40 Metal Coverage
2.4.2.2 Random Factors
Ngoài các Systematic Factors kể trên có thể khắc phục được thì vẫn còn tồn tại một số Random Factors không thể hạn chế được. Các random factors này thường xảy ra ở khâu sản xuất chip. Các random factors thường gặp gồm: độ bằng phẳng của Cực Gate, nồng độ pha tạp của giếng n hoặc p, độ dày của lớp oxit.
2.4.2.3 Gradient Factors
Gradient Factor thường thấy nhất là nhiệt độ, 2 MOSFET đặt ở khoảng cách gần hay xa nguồn nhiệt thì hoạt động của chúng sẽ khác nhau, điều này gây ra sự mất cân bằng cho các mạch yêu cầu sự đối xứng như mạch vi sai. Để khắc phục thì người ta thường sử dụng các kĩ thuật sắp xếp như common centroid hay interdigitation để cân bằng gradient factors cho tất cả các MOSFET.
Hình 2.41 Sắp xếp để giảm thiểu Linear Effect
Hình 2.42 Sắp xếp để giảm thiểu Linear và non Linear Effect