b. Tập khối bên trong bộ mã hóa trên hìn ha
5.2.1.8. Khối nén ảnh JPEG tổng
- Giản đồ thời gian:
Hình 5.16: Giản đồ thời gian thực hiện khối nén ảnh Jpeg_encoder
- Kết quả thực hiện tổng hợp:
Thực hiện tổng hợp trên dòng chip Virtex5(xc5vlx50t-3ff1136) thu được bảng kết quả tổng hợp (Bảng 5.15):
Bảng 5.15: Kết quả tổng hợp khối nén ảnh JPEG trên dòng chip V5
Project File: jpeg_watermarking.ise Implementation State: Synthesized
Module Name: jpeg_encoder • Errors: No Errors
Target Device: xc5vlx50t-3ff1136 • Warnings: 2725 Warnings
Device Utilization Summary (estimated values) [-]
Logic Utilization Used Available Utilization
Number of Slice Registers 2909 28800 10%
Number of Slice LUTs 2186 28800 7%
Number of fully used LUT-FF pairs 1155 3940 29%
Number of bonded IOBs 43 480 8%
Number of BUFG/BUFGCTRLs 1 32 3%
Number of DSP48Es 24 48 50%
Timing Summary: --- Speed Grade: -3
Minimum period: 8.684ns (Maximum Frequency: 115.152MHz) Minimum input arrival time before clock: 4.190ns
Maximum output required time after clock: 3.537ns Maximum combinational path delay: 3.434ns
Thực hiện tổng hợp trên dòng chip Spartan3E(xc3s500e-5fg320) thu được bảng kết quả tổng hợp (Bảng 5.16):
Bảng 5.16: Kết quả tổng hợp khối nén JPEG trên dòng chip S3E
jpeg_watermarking Project Status (10/15/2009 - 16:40:24)
Project File: jpeg_watermarking.ise Implementation State: Synthesized
Module Name: jpeg_encoder • Errors: No Errors
Target Device: xc3s500e-5fg320 • Warnings: 4621 Warnings
Device Utilization Summary (estimated values) [-]
Logic Utilization Used Available Utilization
Number of Slices 2533 4656 54%
Number of Slice Flip Flops 2893 9312 31%
Number of 4 input LUTs 3006 9312 32%
Number of bonded IOBs 43 232 18%
Number of MULT18X18SIOs 20 20 100%
Number of GCLKs 1 24 4%
Timing Summary:
--- Speed Grade: -5 Speed Grade: -5
Minimum period: 12.843ns (Maximum Frequency: 77.864MHz) Minimum input arrival time before clock: 9.502ns
Maximum output required time after clock: 5.712ns. Maximum combinational path delay: 8.372ns