b. Tập khối bên trong bộ mã hóa trên hìn ha
5.2.1. Kết quả thực hiện các thuật toán trong nén ảnh JPEG 1 Khối thuật toán biến đổi không gian màu RGB-YCrCb
5.2.1.1. Khối thuật toán biến đổi không gian màu RGB-YCrCb
Khối này được tác giả thực hiện trên Xilinx System Generator (Mục 4.1.1) sau đó tổng hợp trên ISE và mô phỏng giản đồ thời gian (test bench) trên ModelSim XE.
- Giản đồ thời gian (Hình 5.9):
Hình 5.9: Giản đồ thời gian thực hiện khối color_conv_cw
- Kết quả thực hiện tổng hợp:
Thực hiện tổng hợp trên dòng chip Virtex5(xc5vlx50t-3ff1136) thu được bảng kết quả tổng hợp (Bảng 5.1):
Bảng 5.1: Kết quả tổng hợp khối color_conv_cw trên dòng chip V5
jpeg_watermarking Project Status (10/15/2009 - 16:47:10)
Project File: jpeg_watermarking.ise Implementation State: Synthesized
Module Name: color_conv_cw
• Errors:
No Errors
Target Device: xc5vlx50t-3ff1136 • Warnings: 181 Warnings
Device Utilization Summary (estimated values) [-]
Logic Utilization Used Available Utilization
Number of Slice Registers 97 28800 0%
Number of Slice LUTs 109 28800 0%
Number of fully used LUT-FF pairs 51 155 32%
Number of bonded IOBs 49 480 10%
Number of BUFG/BUFGCTRLs 1 32 3%
Timing Summary: --- Speed Grade: -3
Minimum period: 1.552ns (Maximum Frequency: 644.330MHz) Minimum input arrival time before clock: 5.010ns
Maximum output required time after clock: 2.775ns Maximum combinational path delay: 4.254ns
Thực hiện tổng hợp trên dòng chip Spartan3E(xc3s500e-5fg320) thu được bảng kết quả tổng hợp (Bảng 5.2):
Bảng 5.2: Kết quả tổng hợp khối color_conv_cw trên dòng chip S3E
jpeg_watermarking Project Status (10/15/2009 - 16:45:23)
Project File: jpeg_watermarking.ise Implementation State: Synthesized
Module Name: color_conv_cw • Errors: No Errors
Target Device: xc3s500e-5fg320 • Warnings: 181 Warnings
Device Utilization Summary (estimated values) [-]
Logic Utilization Used Available Utilization
Number of Slices 78 4656 1%
Number of Slice Flip Flops 97 9312 1%
Number of 4 input LUTs 118 9312 1%
Number of bonded IOBs 49 232 21%
Number of GCLKs 1 24 4%
Timing Summary: --- Speed Grade: -5
Maximum output required time after clock: 4.040ns Maximum combinational path delay: 8.372ns