b. Tập khối bên trong bộ mã hóa trên hìn ha
5.2.1.5. Khối quét zigzag
- Giản đồ thời gian:
Hình 5.13: Giản đồ thời gian thực hiện khối quét zigzag
- Kết quả thực hiện tổng hợp:
Thực hiện tổng hợp trên dòng chip Virtex5(xc5vlx50t-3ff1136) thu được bảng kết quả tổng hợp (Bảng 5.9):
Bảng 5.9: Kết quả tổng hợp khối quét zigzag trên dòng chip V5
jpeg_watermarking Project Status (10/15/2009 - 15:49:00)
Project File: jpeg_watermarking.ise Implementation State: Synthesized
Module Name: zigzag_scan • Errors: No Errors
Target Device: xc5vlx50t-3ff1136 • Warnings: 3 Warnings
Logic Utilization Used Available Utilization
Number of Slice Registers 796 28800 2%
Number of Slice LUTs 346 28800 1%
Number of fully used LUT-FF pairs 26 1116 2%
Number of bonded IOBs 30 480 6%
Number of BUFG/BUFGCTRLs 1 32 3%
Timing Summary: --- Speed Grade: -3
Minimum period: 2.727ns (Maximum Frequency: 366.757MHz) Minimum input arrival time before clock: 2.186ns
Maximum output required time after clock: 2.775ns Maximum combinational path delay: No path found
Thực hiện tổng hợp trên dòng chip Spartan3E(xc3s500e-5fg320) thu được bảng kết quả tổng hợp (Bảng 4.10):
Bảng 5.10: Kết quả tổng hợp khối quét zigzag trên dòng chip S3E
jpeg_watermarking Project Status (10/15/2009 - 15:46:31)
Project File: jpeg_watermarking.ise Implementation State: Synthesized
Module Name: zigzag_scan • Errors: No Errors
Target Device: xc3s500e-5fg320 • Warnings: 3 Warnings
Device Utilization Summary (estimated values) [-]
Logic Utilization Used Available Utilization
Number of Slices 682 4656 14%
Number of Slice Flip Flops 796 9312 8%
Number of 4 input LUTs 532 9312 5%
Number of bonded IOBs 30 232 12%
Number of GCLKs 1 24 4%
Timing Summary: --- Speed Grade: -5
Minimum period: 5.771ns (Maximum Frequency: 173.292MHz) Minimum input arrival time before clock: 4.252ns
Maximum output required time after clock: 4.040ns Maximum combinational path delay: No path found
5.2.1.6. Khối mã hóa bước chạy RLE
- Giản đồ thời gian:
Hình 5.14: Giản đồ thời gian thực hiện khối mã hóa bước chạy RLE
- Kết quả thực hiện tổng hợp:
Thực hiện tổng hợp trên dòng chip Virtex5(xc5vlx50t-3ff1136) thu được bảng kết quả tổng hợp (Bảng 5.11):
Bảng 5.11: Kết quả tổng hợp khối mã hóa bước chạy RLE trên dòng chip V5
jpeg_watermarking Project Status (10/15/2009 - 16:06:03)
Project File: jpeg_watermarking.ise Implementation State: Synthesized
Target Device: xc5vlx50t-3ff1136 • Warnings: 4 Warnings
Device Utilization Summary (estimated values) [-]
Logic Utilization Used Available Utilization
Number of Slice Registers 81 28800 0%
Number of Slice LUTs 76 28800 0%
Number of fully used LUT-FF pairs 49 108 45%
Number of bonded IOBs 49 480 10%
Number of BUFG/BUFGCTRLs 1 32 3%
Timing Summary: --- Speed Grade: -3
Minimum period: 2.573ns (Maximum Frequency: 388.629MHz) Minimum input arrival time before clock: 1.728ns
Maximum output required time after clock: 2.864ns Maximum combinational path delay: No path found
Thực hiện tổng hợp trên dòng chip Spartan3E(xc3s500e-5fg320) thu được bảng kết quả tổng hợp (Bảng 5.12):
Bảng 5.12: Kết quả tổng hợp khối mã hóa bước chạy RLE trên dòng chip S3E
jpeg_watermarking Project Status (10/15/2009 - 16:10:35)
Project File: jpeg_watermarking.ise Implementation State: Synthesized
Module Name: rle_en • Errors: No Errors
Target Device: xc3s500e-5fg320 • Warnings: 4 Warnings
Device Utilization Summary (estimated values) [-]
Logic Utilization Used Available Utilization
Number of Slices 56 4656 1%
Number of Slice Flip Flops 81 9312 0%
Number of 4 input LUTs 73 9312 0%
Number of bonded IOBs 49 232 21%
Number of GCLKs 1 24 4%
Timing Summary: --- Speed Grade: -5
Minimum period: 5.505ns (Maximum Frequency: 181.668MHz) Minimum input arrival time before clock: 4.405ns
Maximum output required time after clock: 4.620ns Maximum combinational path delay: No path found
5.2.1.7. Khối mã hóa Huffman
- Giản đồ thời gian:
Hình 5.15: Giản đồ thời gian thực hiện khối mã Huffman
- Kết quả thực hiện tổng hợp:
Thực hiện tổng hợp trên dòng chip Virtex5(xc5vlx50t-3ff1136) thu được bảng kết quả tổng hợp (Bảng 5.13):
Bảng 5.13: Kết quả tổng hợp khối mã hóa Huffman trên dòng chip V5
jpeg_watermarking Project Status (10/15/2009 - 16:22:56)
Project File: jpeg_watermarking.ise Implementation State: Synthesized
Target Device: xc5vlx50t-3ff1136 • Warnings: 76 Warnings
Device Utilization Summary (estimated values) [-]
Logic Utilization Used Available Utilization
Number of Slice Registers 316 28800 1%
Number of Slice LUTs 223 28800 0%
Number of fully used LUT-FF pairs 187 352 53%
Number of bonded IOBs 52 480 10%
Number of BUFG/BUFGCTRLs 1 32 3%
Number of DSP48Es 7 48 14%
Timing Summary: --- Speed Grade: -3
Minimum period: 8.684ns (Maximum Frequency: 115.152MHz) Minimum input arrival time before clock: 2.743ns
Maximum output required time after clock: 2.775ns Maximum combinational path delay: No path found
Thực hiện tổng hợp trên dòng chip Spartan3E(xc3s500e-5fg320) thu được bảng kết quả tổng hợp (Bảng 5.14):
Bảng 5.14: Kết quả tổng hợp khối mã hóa Huffman trên dòng chip S3E
jpeg_watermarking Project Status (10/15/2009 - 16:21:08)
Project File: jpeg_watermarking.ise Implementation State: Synthesized
Module Name: huffman_en • Errors: No Errors
Target Device: xc3s500e-5fg320 • Warnings: 66 Warnings
Device Utilization Summary (estimated values) [-]
Logic Utilization Used Available Utilization
Number of Slices 227 4656 4%
Number of Slice Flip Flops 316 9312 3%
Number of 4 input LUTs 300 9312 3%
Number of bonded IOBs 52 232 22%
Number of MULT18X18SIOs 5 20 25%
Number of GCLKs 1 24 4%
Timing Summary: --- Speed Grade: -5
Minimum period: 12.843ns (Maximum Frequency: 77.864MHz) Minimum input arrival time before clock: 8.091ns
Maximum output required time after clock: 4.040ns
Maximum combinational path delay: No path found