b. Tập khối bên trong bộ mã hóa trên hìn ha
5.2.1.3. Khối thực hiện biến đổi DCT_2D
- Giản đồ thời gian:
Hình 5.11: Giản đồ thời gian thực hiện khối DCT8x8
- Kết quả thực hiện tổng hợp: Thực hiện tổng hợp trên dòng chip Virtex5(xc5vlx50t-3ff1136) thu được bảng kết quả tổng hợp (Bảng 5.5):
Bảng 5.5: Kết quả tổng hợp khối DCT8x8 trên dòng chip V5
jpeg_watermarking Project Status (10/15/2009 - 14:59:15)
Project File: jpeg_watermarking.ise Implementation State: Synthesized
Module Name: dct8x8 • Errors: No Errors
Target Device: xc5vlx50t-3ff1136 • Warnings: 1996 Warnings
Device Utilization Summary (estimated values) [-]
Logic Utilization Used Available Utilization
Number of Slice Registers 265 28800 0%
Number of Slice LUTs 373 28800 1%
Number of fully used LUT-FF pairs 250 388 64%
Number of bonded IOBs 17 480 3%
Number of BUFG/BUFGCTRLs 1 32 3%
Number of DSP48Es 4 48 8%
Timing Summary: --- Speed Grade: -3
Minimum period: 5.192ns (Maximum Frequency: 192.600MHz) Minimum input arrival time before clock: 1.844ns
Maximum output required time after clock: 4.506ns Maximum combinational path delay: No path found
Thực hiện tổng hợp trên dòng chip Spartan3E(xc3s500e-5fg320) thu được bảng kết quả tổng hợp (Bảng 5.6):
Bảng 5.6: Kết quả tổng hợp khối DCT_2D 8x8 trên dòng chip S3E
jpeg_watermarking Project Status (10/15/2009 - 15:04:29)
Project File: jpeg_watermarking.ise Implementation State: Synthesized
Module Name: dct8x8 • Errors: No Errors
Target Device: xc3s500e-5fg320 • Warnings: 3915 Warnings
Logic Utilization Used Available Utilization
Number of Slices 272 4656 5%
Number of Slice Flip Flops 257 9312 2%
Number of 4 input LUTs 462 9312 4%
Number of bonded IOBs 17 232 7%
Number of MULT18X18SIOs 4 20 20%
Number of GCLKs 1 24 4%
Timing Summary: --- Speed Grade: -5
Minimum period: 8.869ns (Maximum Frequency: 112.748MHz) Minimum input arrival time before clock: 3.227ns
Maximum output required time after clock: 7.749ns Maximum combinational path delay: No path found