Do những giới hạn của các thiết bị CMOS khi tiến tới kích thƣớc cỡ nano làm tăng mật độ năng lƣợng trong các hệ thống CMOS, dẫn tới tính năng của các bộ vi xử lý đơn nhân gần nhƣ đã bị dừng lại. Đây chính là lý do vì sao mà các CPU ngày nay phải dựa trên kiến trúc đa nhân. Hai vấn đề chính trong việc giới hạn tính năng của các kiến trúc này là do: Thứ nhất, bộ nhớ trên chip (on-chip) không đủ để xử lý hiệu quả các câu lệnh và lƣợng dữ liệu mà kiến trúc đa nhân có thể đáp ứng đƣợc. Thứ hai, vấn đề về tiêu thụ năng lƣợng giới hạn số lƣợng nhân và bộ nhớ trên chip nên tính năng bị giới hạn.
Để thay thế cho các SRAM truyền thống, bộ nhớ truy cập ngẫu nhiên có tính trở kháng (RRAM) là một giải pháp đầy hứa hẹn cho các dào cản về bộ nhớ sắp tới trong các bộ vi xử lý thông thƣờng. Những bộ nhớ này làm việc dựa trên cơ chế chuyển đổi trở kháng khác nhau khi mà, các giá trị trở kháng động sẽ xác định trạng thái bộ nhớ của thiết bị. Hiện này có 3 loại RRAM nhƣ vậy đó là RRAM bao gồm các điện trở nhớ, Bộ nhớ truy cập ngẫu nhiên thay đổi pha (Phase Change Random Access Memory - PCRAM) và Bộ nhớ truy cập ngẫu nhiên chuyển đổi moomen xoay và từ trƣờng (Spin-Torque Transfer Magnetic Random Access Memory – STTMRAM).
59 Vào năm 2008, phần tử điện trở nhớ đầu tiên đƣợc chế tạo bởi phòng thí nghiệm HP đƣợc công bố, hơn thế nữa, cấu trúc xa ngang của điện trở nhớ đƣợc đề xuất là phƣơng pháp tiềm năng để xây dựng các khối trong hệ thống bộ nhớ với mật độ siêu cao. Vấn đề đi theo cấu trúc xà ngang mật độ cao này là việc năng lƣợng tiêu thụ tăng rất nhanh chóng theo kích thƣớc của cấu trúc. Đó là do có nhiều thanh xà để dẫn dòng làm giảm trở kháng của cấu trúc. Ngoài ra, quá trình đọc xảy ra lỗi nhiều hơn do quá trình chuyển mạch trên cấu trúc xà ngang. Để giải quyết vấn đề này, một tế bào 1 transistor – 1 điện trở nhớ (1T1M) đƣợc dùng khá phổ biến trong cấu trúc STT-MRAM. Thật đáng tiếc là nó sẽ làm giảm mật độ của hệ thống bộ nhớ dựa trên điện trở nhớ.
Sau này, đã xuất hiện hệ thống bộ nhớ dựa trên điện trở nhớ với mật độ bằng 4 lần so với cấu trúc STT-MRAM. Ngoài ra, nó đã làm giảm đáng kể mức tiêu thụ điện năng khi so sánh với cấu trúc xà ngang transistor – điện trở nhớ ở mật độ cao. Điều này đƣợc thực hiện bằng cách đƣa nhiều mảng điện trở nhớ nhỏ hơn lên trên các lƣới điện trở cách ly thành từng phần.
Quá trình phân tích hệ thống bộ nhớ này đƣợc thực hiện trên phần mềm mô phỏng SPICE với mô hình về điện trở nhớ đƣợc tái tạo để có đƣờng đặc tính khá chính xác ở Hình 2.20. Cả điện trở đƣờng dây và các transistor cách ly trong mảng cũng đƣợc mô phỏng để có đƣợc quá trình phân tích mô hình xà ngang hoàn chỉnh hơn. Mô hình này mô tả quá trình mô phỏng ở mức thiết bị rất chính xác của kiến trúc bộ nhớ dựa trên điện trở nhớ và cung cấp kết quả về tiêu thụ năng lƣợng và mức nhiễu trong mạch.
Công nghệ bộ nhớ có tính trở kháng
Các bộ nhớ chuyển mạch có tính trở kháng nhƣ là STT-MRAM, PCRAM và điện trở nhớ đƣợc đề xuất đều là giải pháp khả thi cho việc phát triển bộ nhớ mật độ cao. 3 loại bộ nhớ khác nhau này đƣợc dùng trong những trƣờng hợp giống nhau mặc dù thuộc tính của chúng khác nhau. Các nghiên cứu trƣớc đây [14][15] cho thấy rằng STT-MRAM là ứng cử viên triển vọng nhất cho các bộ nhớ chuyển mạch điện trở, không bay hơi và mật độ cao trong tƣơng lại. Tỉ số Roff/Ron của STT-MRAM thông thƣờng chỉ khoảng 2.5; do đó, không có khả năng là một hệ thống bộ nhớ STT-MRAM sẽ làm việc mà không có các bóng bán dẫn cho từng bộ nhớ riêng biệt. Điều này tạo ra vấn đề là mật độ tối đa của loại bộ nhớ này bị giởi hạn bởi kích thƣớc của bóng bán dẫn (Hình 2.21).
60
Hình 2.21: Mạch nguyên lý của cấu trúc 1T1M
PCRAM cũng là một công nghệ bộ nhớ mới đầy hứa hẹn. Nó có sức chịu đựng thấp nhất về mặt số chu kỳ chuyển mạch trƣớc khi xảy ra lỗi và thƣờng có thời gian chuyển mạch lâu hơn từ 50 tới 100ns so với bộ nhớ theo công nghệ điện trở nhớ và STT-MRAM. Vì những lý do đó mà phần lớn các hệ thống bộ nhớ PCRAM đƣợc đề xuất để thay thế cho DRAM chứ không phải SRAM. Tuy nhiên, PCRAM có ƣu điểm là chuyển mạch đơn cực, do đó có thể dùng Điốt để giới hạn những dòng điện không mong muốn trong thiết kế mật độ cao.
Bộ nhớ dựa trên điện trở nhớ có ƣu điểm vƣợt trội với 2 loại trên (STT-MRAM và PCRAM) nhờ vào thời gian chuyển mạch nhanh (10ns) và gây ra dòng điện rất thấp với trở kháng ở trạng thái ON là 125kΩ. Ngoài ra, điện trở nhớ có tỉ số trở khảng ở trạng thái OFF/ON rất lớn (cỡ 106) nên rất hữu ích để giới hạn lƣợng lớn dòng điện không mong muốn.
Thiết kế với cấu trúc xà ngang
Giải pháp chung để loại bỏ dòng điện không mong muốn trong một hệ thống bộ nhớ có tính trở kháng là đặt một transistor đi với từng phần tử điện trở nhớ để điều khiển quá trình truy cập. Kỹ thuật này giảm đáng kể khả năng xảy ra lỗi khi đọc và giới hạn năng lƣợng tiêu thụ do bộ điều khiển đƣợc đặt trên đƣờng đi của dòng điện. Nhƣợc điểm của hệ thống bộ nhớ kiểu này là mật độ trên bề mặt của hệ thống bị giới hạn bởi diện tích của các transistor.
Mạch nguyên lý và mạch in của bộ nhớ theo cấu trúc xà ngang mật độ cao đƣợc thể hiển ở Hình 2.22a và Hình 2.22b. Trong thiết kế này, các phần tử nhớ kích cỡ nano có thể đƣợc đóng gói với mật độ cao hơn nhiều. Mỗi phần tử nhớ sẽ tiêu tốn một vùng diện tích bằng 4F2 với F là kích thƣớc nhỏ nhất mà công nghệ chế tạo đáp ứng đƣợc.
61
(a) (b)
Hình 2.22: Bộ nhớ có cấu trúc xà ngang mật độ cao: (a)Mạch nguyên lý; (b) Mạch in
Mạch nguyên lý trong Hình 2.22a cho thấy vấn đề với loại cấu trúc xà ngang này. Khi điện áp đƣợc cấp vào 2 dây a1 và b1, sẽ không có gì ngăn dòng điện chạy qua các phần tử khác trong cấu trúc. Điều đó có thể dẫn tới lỗi trong quá trình đọc với các cấu trúc xa ngang rộng do dòng điện đo đƣợc tại b1 có thể do một chuỗi các điện trở nhớ khác ở trạng thái trở kháng thấp. Đồng thời cũng làm tăng công suất tiêu thụ của cấu trúc xà ngang do dòng điện chảy trong mạch tăng lên từ việc có quá nhiều dòng điện không mong muốn.
Một số kết quả mô phỏng sơ bộ cho thấy năng lƣợng tiêu thụ tăng nhanh theo kích thƣớc của cấu trúc xà ngang (Hình 2.23). Các giá trị trong Hình 2.23 là năng lƣợng cần thiết để ghi một bit vào bộ nhớ. Quá trình mô phỏng đƣợc thực hiện trong SPICE, cấu trúc xà ngang 16x16 với 256 điện trở nhớ là hệ thống lớn nhất có thể đƣợc mô phỏng. Giả sử rằng đƣờng đồ thị là tuyến tính, ta có thể ngoại suy để thấy rằng mức độ tiêu thụ năng lƣợng của cấu trúc xà ngang tăng nhanh chóng khi kích thƣớc tăng lên và đó sẽ không thực tế cho công nghệ bộ nhớ ngày nay.
Hình 2.23: Đồ thị quan hệ giữa công suất tiêu thụ và số hàng, cột trong cấu trúc xà ngang
62
Cấu trúc xà ngang lai giữa điện trở nhớ với transistor cách ly
Cấu trúc xà ngang đƣợc đề xuất ở đây là tổ hợp của một dãy điện trở nhớ mật độ cao với một transistor cách lý. Trong thiết kế này (Hình 2.24), transistor đƣợc dùng để cách lý từng thanh ngang trong một cấu trúc xà ngang rộng.
63 Trong Hình 2.24 là cấu trúc xà ngang gồm 4 khối, mỗi khối có 16 điện trở nhớ sắp xếp thành hình vuông 4x4. Phía trên của mạch là khối phát xung chịu trách nhiệm gửi dữ liệu tới từng hàng trong từng khối (DR1, DR2, DR3,DR4) đồng thời nối đất phần còn lại. Ngoài ra, một bộ giải mã hàng chứa thông tin về hàng đƣợc chọn (từ S1 tới SN) đƣợc thiết kế để chỉ bật một hàng của khối trong khi tiến hành đọc hoặc ghi dữ liệu. Trong khi đọc hoặc ghi dữ liệu, dữ liệu từ hàng đƣợc chọn của khối sẽ đƣợc xử lý bởi các mạch chọn cột. Thiết kế này cho phép tất cả các dòng điện không mong muốn chỉ giới hạn trong từng khối điện trở nhớ 4x4.
Một thao tác ghi trong thiết kế này là quá trình gồm 2 bƣớc (Hình 2.25):
Bƣớc thứ nhất, đặt một điện áp Vw/2 vào từng hàng đƣợc chọn và nối đất những hàng còn lại và đặt điện áp –Vw/2 vào tất cả các cột, khi đó trở kháng của điện trở nhớ giảm xuống và mức logic 1 sẽ đƣợc ghi vào bộ nhớ. Đồng thời, đặt điện áp Vw/2 lên tất cả các cột còn lại để không tồn tại hiệu điện thế giữa 2 đầu các điện trở nhớ còn lại trong các hàng đƣợc chọn và trở kháng của các điện trở nhớ đó đƣợc giữ nguyên. Do đó, bƣớc 1 đƣợc coi là bƣớc ghi mức logic 1 lên bộ nhớ.
Bƣớc thứ hai, cũng với cách làm tƣơng tự nhƣng ta đặt điện áp –Vw/2 lên các hàng và khi đó trở kháng của điện trở nhớ tăng lên và mức logic 0 đƣợc ghi vào bộ nhớ. Bƣớc 2 đƣợc coi là bƣớc ghi mức logic 0 lên bộ nhớ.
Hình 2.25: Quá trình ghi dữ liệu vào bộ nhớ
Thao tác đọc dữ liệu diễn ra trong từng hàng (Hình 2.24) đƣợc thực hiện bằng cách đặt một điện áp vào hàng đƣợc chọn, sau đó kích hoạt transistor cho phép đọc trong từng hàng. Khi kích hoạt transistor cho phép đọc thì điện trở nhớ và điện trở RS tạo thành mạch phân áp (Hình 2.24). Mạch tƣơng tự đọc điện áp rơi trên điện trở Rs và so sánh với điện áp ngƣỡng rơi trên RT. Nếu VRs > VRT ta có mức logic 1 và ngƣợc lại ta có mức logic 0 tại
64 các đầu ra DO. Ngoài ra, một số mạch trigger smith cũng thƣờng xuyên đƣợc sử dụng để có một khoảng loại trừ nhiễu từ môi trƣờng xung quanh (Hình 2.26)
(a) (b) (c) (adsbygoogle = window.adsbygoogle || []).push({});
Hình 2.26: Mạch trigger smith: (a) Sơ đồ mạch; (b) Nguyên lý hoạt động; (c) Biên giới nhiễu khi thực hiện quá trình đọc
Để xác định năng lƣợng tiêu thụ trong quá trình ghi, ta phát một lƣợng lớn xung ghi (không thực hiện đọc sau đó) lên các khối xà ngang. Tổng năng lƣợng tiêu thụ trong mạch đƣợc chia cho số lƣợng bit đƣợc ghi để xác định năng lƣợng ghi trung bình trên một bit. Và việc xác định năng lƣợng đọc cũng diễn ra tƣơng tự.
Phân tích vấn đề về năng lượng và diện tích khi sử dụng các khối xà ngang
Năng lƣợng
Phải cần tới rất nhiều các mô phỏng đƣợc thực hiện để tìm ra điện trở đƣờng dây và điện áp ghi tối ƣu và có đƣợc biên giới nhiễu lớn nhất cho cac khối xà ngang 4x4 và 8x8. Khi đặt các transistor và trở kháng đƣờng dây vào kích cỡ nano, việc xảy ra lỗi khi ghi có thể xảy ra thƣờng xuyên hơn ngay cả khi đã sử dụng các kỹ thuật ghi đƣợc cho là loại bỏ đƣợc lỗi ghi. Điện áp ghi phải đƣợc tăng lên theo trở kháng dây dẫn để chắc chắn rằng điện trở nhớ đƣợc chọn sẽ đƣợc chuyển đổi hoàn toàn. Tuy nhiên, khi tăng điện áp ghi rất có thể làm cho điện áp đặt vào điện trở nhớ vƣợt quá ngƣỡng ghi của nó và dẫn tới những thay đổi không mong muốn trong dữ liệu. Và trong Bảng 2.5 là kết quả cuối cùng đƣợc đƣa ra sau rất nhiều mô phỏng.
Bảng 2.5: Năng lƣợng tiêu thụ trong quá trình ghi, đọc của các khối xà ngang 4x4 và 8x8 với điện trở đƣờng dây là 500Ω
Khối xà ngang 4x4 8x8
Điện áp ghi/xóa (V) 7 7.5
Năng lƣợng ghi (pJ) 3.1176 6.3722 Năng lƣợng đọc (fJ) 5.0561 6.8491
65 Biên giới nhiễu tối đa (mV) 410 66
Điện trở đƣờng dây (Ω) 500 500
Bảng 2.6 là kết quả so sánh tính năng của các bộ nhớ theo các cấu trúc khác nhau, có thể thấy đƣợc rằng về mặt năng lƣợng và tốc độ đọc ghi thì cấu trúc lai còn rất nhiều vấn đề cần cải thiện để có thể thay thế các bộ nhớ phổ biến hiện nay là SRAM và STT- MRAM, nhƣng về mặt kích thƣớc thì các bộ nhớ lai cho mật độ bit cao hơn rất nhiều.
Bảng 2.6: So sánh giữa các bộ nhớ có cấu trúc khác nhau
Cấu trúc SRAM Active SRAM Leakage STT- MRAM Khối xà ngang 4x4 Khối xà ngang 8x8 1kB cấu trúc xà ngang Mật độ bit (Gbits/cm2) 0.338 0.760 1.98 3.95 12.35 Năng lƣợng đọc (fJ/bit) 0.7 27.7 60.4 5.506 6.849 21 Năng lƣợng ghi (fJ/bit) 0.7 27.7 1177 3118 6372 70000 Thời gian đọc (ns) 0.3 0.3 0.3 0.3 0.3 Thời gian ghi (ns) 0.3 0.57 10 10 10 Diện tích
Nếu hệ thông sử dụng các khối xà ngang 4x4 thì ta cần có thêm 8 transistor đề điều khiển một khối 16 điện trở nhớ đó, trung bình khoảng 2 điện trở nhớ trên 1 transistor. Và khi sử dụng khối xà ngang 8x8 ta cần 16 transistor cho 64 điện trở nhớ, trung bình khoảng 4 điện trở nhớ trên 1 transistor. Có thể thấy rằng, nếu ta sử dụng các khối xà ngang có kích thƣớc lớn hơn thì tỉ lệ điện trở nhớ trên transistor tăng lên thì sẽ giảm đƣợc ảnh hƣởng về mặt diện tích của transistor nhƣng bù lại ta phải trả giá bằng các vấn đề về tiêu tốn năng lƣợng nên kích thƣớc của transistor vẫn là một hạn chế trong thiết kế bộ nhớ lai giữa điện trở nhớ và CMOS. Tuy nhiên, hệ thống sử dụng khối xà ngang 4x4 và 8x8 vẫn có mật độ cao hơn hệ thống 1T1M. Mạch in của các khối 4x4 và 8x8 đƣợc thể hiện ở Hình 2.27, hình vuông màu đỏ là điện trở nhớ.
66
(a) (b)
Hình 2.27: Mạch in của khối xà ngang 4x4 (a) và 8x8 (b)
Dòng điện ở cực Drain của mỗi transistor trong quá trình ghi lên khối 4x4 là khoảng 120µA và khoảng 200µA, thấp hơn nhiều có với năng lƣợng yêu cầu cho các khối STT- MRAM, khi đó vấn đề về tản nhiệt đƣợc giảm đi rất nhiều. Đây cũng chính là lý do vì sao mà mật độ transistor ở cấu trúc lai điện trở nhớ và transistor lại có thể cao hơn ở STT- MRAM.
Kết luận
Hệ thống bộ nhớ lai giữa điện trở nhớ và CMOS có thể cho phép chúng ta tạo ra những bộ nhớ có mật độ lớn gấp 5.2 lần so với bộ nhớ STT-MRAM, trong khi năng lƣợng tiêu thu thấp hơn đáng kể so với cấu trúc xà ngang chỉ có điện trở nhớ thông thƣờng ở mật độ cao.