Trí tuệ nhân tạo đã trở thành một lĩnh vực khá phổ biến hiện nay và đƣợc dùng để giải quyết rất nhiều vấn đề phức tạp trong thực tế. Đó là sự kết hợp của ngành Khoa học máy tính, các lý thuyết tính toán và quá trình xử lý thông tin của não bộ con ngƣời. Khi nhắc tới trí tuệ nhân tạo, ta sẽ nghĩ ngay tới những thuật toán đƣợc thực hiện trên máy tính số. Tuy nhiên, trong thực tế tồn tại một kỹ thuật khác có tên là “neuromorphic”. Kỹ thuật này chủ yếu liên quan tới việc triển khai quá trình xử lý thần kinh trên các mạch điện tử tích hợp quy mô lớn bằng phần cứng thay vì phần mềm nhƣ kỹ thuật truyền thống. Kỹ thuật này khai thác những tính chất vật lý của silicon để tái tạo trực tiếp các quá trình sinh lý xảy ra trong não bộ con ngƣời. Ban đầu, thuật ngữ “neuromophic” đƣợc Carver Mead đƣa ra vào năm 1990 để mô tả các hệ thống mạch tích hợp sử dụng kỹ thuật tƣơng tự, đƣợc chế tạo theo quy trình CMOS tiêu chuẩn. Trong thời gian gần đây, việc sử dụng thuật ngữ này đã đƣợc mở rộng để chỉ những hệ thống lai kỹ thuật số và kỹ thuật tƣơng tự.
Thật vậy, cả mạng trí tuệ nhân tạo và kiến trúc tính toán neuromorphic hiện đang nhận đƣợc nhiều quan tâm nhờ vào sự tiến bộ của ngành Công nghệ thông tin và sự ra đời đầy hứa hẹn của công nghệ nano. Ví dụ nhƣ, dự án Blue Brain bắt đầu vào năm 2005 với sự tham gia của một siêu máy tính IBM Blue Gene/P với công suất 126kW để chạy phần mềm mô phỏng hoạt động sinh học của các tế bào thần kinh và khớp thần kinh trên một dây thần kinh tại vỏ não với độ chính xác tuyệt vời. Tƣơng tự là dự án Brain ScaleS EU- FET FP7 tập trung phát triển một siêu máy tính tùy chỉnh hệ thần kinh bằng các mạch quy mô lớn tích hợp kỹ thuật số và tƣơng tự theo chuẩn CMOS trên các tấm silicon nguyên chất với khoảng 262 nghìn noron thần kinh và 67 triệu khớp thần kinh. Mặc dù có thể điều chỉnh đƣợc, nhƣng mô hình noron và khớp thần kinh trên các tấm silicon có tốc độ nhanh hơn khoảng 10000 lần ở trong não bộ con ngƣời, mỗi tấm silicon tiêu thụ khoảng 1kW chƣa bao gồm các ngoại vi. Một dự án quy mô lớn khác là SpiNNaker. SpiNNaker là một hệ thống máy tính phân tích với sự liên kết các chip lõi ARM thông qua một framework truyền thông nhất định. Mỗi khối SpiNNaker chƣa 18 vi xử lý với lõi ARM9 và 1 DRAM 128Mbyte. Thông thƣờng, mỗi con vi xử lý có thể đóng vai trò của một noron hoặc khớp thần kinh. Nhƣng trong trƣờng hợp đơn giản, mỗi lõi ARM có thể mô phỏng hoạt động của khoảng 1000 noron thần kinh trong thời gian thực. Mỗi bo mạch
37 SpiNNaker chứa 47 khối nhƣ vậy và với khoảng 1200 khối thì hệ thống SpiNNaker tiêu thụ khoảng 90kW. Và sau này còn rất nhiều những dự án lớn khác phục vụ trong công nghiệp với lƣợng máy tính khổng lồ.
Với sự phát triển của công nghệ nano, các khớp thần kinh với kích thƣớc cỡ nano có khả năng cải thiện đáng kể mật độ tích hợp mạch và giảm năng lƣợng tiêu thụ của các hệ thống này. Đặc biệt, ReRAM đƣợc coi là một công nghệ đầy hứa hẹn cho việc hình thành các tế bào nhớ không bay hơi thế hệ tiếp theo với khả năng lƣu trữ nhiều thông tin trên mỗi phần tử và năng lƣợng tiêu thụ rất nhỏ. Ngày nay, công nghệ đã cho phép chúng ta làm ra những phần tử cơ bản với cấu trúc có kích thƣớc 10x10nm và năng lƣợng tiêu thụ thấp hơn 50fJ/bit, điều mà cho đến nay chƣa từng có mạch tích hợp quy mô lớn nào thực hiện đƣợc.
Và dƣới đây, chúng ta sẽ mô tả cách mà các khớp thần kinh cỡ nano đƣợc tích hợp vào kiến trúc tính toán thần kinh để tạo nên các mạng noron quy mô lớn và vi mạch “neuromorphic” mới, đƣợc lai giữa CMOS và điện trở nhớ, mô phỏng phản ứng của các khớp thần kinh để khám phá và hiểu đƣợc các nguyên tắc tính toán trong não bộ và cuối cùng là xây dựng hệ thống máy tính dựa trên não bộ.
Kiến trúc tính toán thần kinh dựa trên điện trở nhớ
Trong hệ thống này, các điện trở nhớ đƣợc đề xuất tƣơng ứng với các khớp thần kinh trong não bộ con ngƣời. Điện trở nhớ có thể thể hiện các mô hình rất nhỏ và trừu tƣợng của khớp thần kinh. Ví dụ nhƣ, biểu diễn trạng thái ON/OFF ở dạng nhị phân hoặc lƣu trữ một trọng số ở dạng tƣơng tự. Và chúng có thể đƣợc tích hợp vào một dãy các cấu trúc xà ngang rộng lớn và dày đặc để kết nối với số lƣợng lớn các tế bào thần kinh khác ở dạng silicon và đƣợc dùng để thực hiện cơ chế học dựa trên sự thay đổi điện dẫn tại từng phần tử điện trở nhớ.
Một chƣơng trình đƣợc đề xuất với ý tƣởng là các tế bào thần kinh ở dạng silicon có thể đƣa các khớp thần kinh ở dạng điện trở nhớ thực hiện chƣơng trình học máy STDP (Spike-Timing Dependent Plasticity) bằng cách phát ra các xung từ từng tế bào thần kinh trƣớc và sau của điện trở nhớ (Hình 2.1) theo cách không đồng bộ, nhờ đó giải quyết đƣợc các vấn đề tồn tại trƣớc đây của chƣơng trình học máy STDP này.
38
Hình 2.1: Mô hình học cho điện trở nhớ
Ý tƣởng chính của chƣơng trinh học máy STDP nhƣ sau: Khi không có xung đƣợc phát xa, mỗi tế bào thần kinh sẽ giữ điện áp tham chiếu ở cả 2 đầu của điện trở nhớ. Khi có xung phát ra, mỗi tế bào thần kinh tạo ra sóng với hình dạng điện áp xác định trƣớc tới 2 đầu của điện trở nhớ (Hình 2.1) để cập nhật trọng số thần kinh đƣợc biểu diễn bởi trạng thái của điện trở nhớ. Do các điện trở nhớ thay đổi điện trở của chúng khi điện áp giữa 2 đầu vƣợt qua một ngƣỡng xác định, nên ta có khả năng cập nhật trọng số STDP tùy ý (Hình 2.2). Hơn thế nữa, bằng việc thay đổi hình dạng của xung cấp vào 2 đầu, ta có thể thay đổi hàm học STDP hay thậm chí là làm cho quá trình học ngày càng tiến bộ.
Hình 2.2: Ví dụ về hàm học cập nhật trọng số STDP (T) với T biểu diễn thời gian sai lệch giữa 2 xung vào trước và sau của điện trở nhớ.
39
Hình 2.3: Kiến trúc mạch gồm 3 lớp tế bào thần kinh kết nối với các điện trở nhớ theo cấu trúc xà ngang
Hình 2.3 là mô hình thể hiện đầy đủ các liên kết giữa khớp thần kinh (điện trở nhớ) với các tế bào thần kinh và giữa các khớp thần kinh với nhau trên cấu trúc xà ngang. Mô hình này sẽ tạo điều kiện cho kiến trúc mạng thần kinh học theo thứ bậc. Do không có nhu cầu về đồng hộ hóa toàn bộ, phƣơng pháp này có thể đƣợc mở rộng đến các kiến trúc đa chíp để truyền các xung đi theo thời gian hoàn toàn không đồng bộ. Ví dụ nhƣ, một giao thức truyền thông không đồng bộ phổ biến mà đƣợc sử dụng trong các hệ thống “neuromorphic” là dựa trên phƣơng thức AER (Address Event Representation - Biểu diễn sự kiện theo địa chỉ). Trong phƣơng thức này, mỗi tế bào thần kinh đƣợc đánh một địa chỉ và khi tế bào thần kinh tác động tới một địa chỉ trên bus một xung sẽ đƣợc phát ra chứa thông tin đã đƣợc mã hóa.
Bằng cách sử dụng thêm các kỹ thuật chế tạo chip lai giữa điện trở nhớ và CMOS, ta có thể dễ dàng mở rộng mạng lên quy mô tùy ý (Hình 2.4). Theo phƣơng pháp này, mỗi bộ xử lý tế bào thần kinh sẽ đƣợc đặt trong một mạng lƣới 2D đầy đủ hoặc kết nối với nhau thông qua các điện trở nhớ. Mỗi tế bào thần kinh sẽ cung cấp những dạng sóng mong muốn tới 2 đầu của điện trở nhớ và giao tiếp thông qua mạch truyền thông AER. Sử dụng công nghệ CMOS hiện đại là khá thực tế để cung cấp khoảng 1 triệu tế bào thần kinh nhƣ vậy trên mỗi chip với khoảng 104 khớp thần kinh trên mỗi tế bào thần kinh. Ví dụ, với công nghệ CMOS 40nm ngày nay, ta có thể đặt 1 tế bào thần kinh vào vùng có diện tích 10µm x 10µm và 1 con chip có kích thƣớc 1cm2 có thể chứa tới 1 triệu tế bào thần kinh. Đồng thời, những sợi dây có kích thƣớc nano đặt phía trên cấu trúc CMOS có diện tích bề mặt khoảng 100nm. Điều này sẽ cho phép tích hợp khoảng 104 khớp thần kinh trên bề mặt của mỗi tế bào thần kinh. Tƣơng tự, ở mức độ mạch in, ta có thể hình dung rằng con chip 100 chân có thế chứa khoảng 108 tế bào thần kinh.
40
Hình 2.4: Các tế bào thần kinh lại giữa điện trở nhớ và CMOS, và kiến trúc chip 2D AER cho việc xử lý và định tuyến sự kiện
Neuromorphic và các mạch khớp thần kinh lai giữa điện trở nhớ và CMOS
Ở đây, chúng ta sẽ xem cách mà điện trở nhớ và công nghệ nano đƣợc sử dụng để tang mật độ tích hợp một cách đáng kể và triển khai những mạng noron quy mô lớn. Tuy nhiên, để tái tạo chức năng của các khớp thần kinh trong não bộ con ngƣời một cách chân thực bao gồm những đặc tính động theo thời gian của chúng, các phần tử điện trở nhớ sẽ cần phải đƣợc giao tiếp với các mạch CMOS sinh học thực tế theo phƣơng pháp neuromorphic bên cạnh việc xây dựng những hoạt động vật lý của mạch điện và vật liệu để mô phỏng trực tiếp quá trình sinh lý của khớp thần kinh trong não bộ con ngƣời và tái tạo lại những đƣờng đặc tính động. Mặc khác, phƣơng pháp neuromorphic không chỉ mở đƣờng cho công cuộc thay thế kiến trúc máy tính Von Neumann với đặc điểm là chậm chạp, không đáng tin cậy và biến động lớn. Các linh kiện rắn nhỏ gọn và tiêu thụ rất ít năng lƣợng để xây dựng những hệ thống neuromorphic có khả năng xử lý tín hiệu cảm giác và tƣơng tác với ngƣời dung và môi trƣờng trong thời gian thực và có thể thực hiện tính toán bằng cách sử dụng các nguyên tắc tƣơng tự nhƣ ở não bộ. Thông thƣờng, lƣợng bộ nhớ có sẵn cho mỗi khớp thần kinh là có giới hạn và không thể chuyển giao hay lƣu trữ một phần kết quả các quá trình tính toán trong các ngăn nhớ. Vì vậy, để xử lý hiệu quả những tín hiệu cảm giác liên quan thế giới thực, các hệ thống neuromorphic phải sử dụng mạch điện có hằng số thời gian sinh học hợp lý (khoảng 10ms). Và các hệ thống này cũng sẽ đƣợc đồng bộ với các sự kiện trong thế giới thực và chúng sẽ xử lý và tƣơng tác với môi trƣờng mà chúng đang hoạt động trong đó. Nhƣng những loại hằng số thời gian yêu cầu giá trị điện trở và điện dung rất lớn. Ví dụ nhƣ, để có đƣợc một mạch dạo động RC với hằng số thời gian 10ms, điện trở phải có giá trị khoảng 10MΩ và điện dung của tụ điện có giá trị 100pF. Vì thế những mạch khớp thần kinh với công nghệ tích hợp quy mô
41 rất lớn theo chuẩn CMOS sử dụng các phần tử RC sẽ đòi hỏi diện tích rộng và sẽ làm mất đi những ƣu điểm của mạch tích hợp quy mô lớn. Một giải pháp tốt cho vấn đề này là sử dụng kỹ thuật thiết kế current-mode và mạch dƣới ngƣỡng log-domain. Khi MOSFET đƣợc hoạt động ở miền dƣới ngƣỡng, các quá trình vật lý sẽ chi phối dòng ion chảy qua màng tế bào thần kinh. Nhƣ vậy, MOSFET thể hiện mối quan hệ hàm mũ giữa Vgs và Id và tạo ra dòng điện dao động trong khoảng vài femto tới vài nano Ampe. Trong miền dƣới ngƣỡng, ta có thể thực hiện các mạch lọc tƣơng tự tích hợp tích cực quy mô rất lớn có hằng số thời gian sinh học thực tế và có thể sử dụng những tụ điện tƣơng đối nhỏ.
Khớp thần kinh neuromorphic CMOS
Hình 2.5: Sơ đồ mạch DPI Log-domain của một khớp thần kinh silicon đang bị kích thích.
Hình 2.5 là một ví dụ về mạch DPI (Differential Pair Integrator) nhỏ gọn có thể phát ra cả tín hiệu tuyến tính với hằng số thời gian sinh học thực tế cũng nhƣ tín hiệu phi tuyến trong thời gian ngắn đƣợc quan sát trong tế bào thần kinh và các khớp thần kinh. Mạch sẽ phát dòng ra Isyn với đáp ứng xung nhƣ sau:
Trong đó:
+ Isyn là dòng điện ra của mạch DPI
+ Iw là dòng điện thể hiện cho trọng số thần kinh cục bộ
+ Ith là dòng điện thể hiện cho tỉ lệ khuếch đại toàn bộ mạch DPI + T là hằng số thời gian của mạch
42 Giả sử ở nhiệt độ phòng, điện dung cần để thực hiện hằng số thời gian 10ms là xấp xỉ 1pF. Do đó ta có thể thực hiện trên mạch in có kích thƣớc nhỏ gọn và cho phép tích hợp số lƣợng lớn các khớp thần kinh bằng silicon trên một chip kích thƣớc nhỏ. Một mạch tƣơng tự khác có thể dung để xây dựng mô hình các tế bào thần kinh ở vỏ não là “Adaptive Exponential” (AdExp). Trên 1 con chip nhỏ với kích thƣớc 10µm2
sẽ chứa đƣợc 1000 tế bào thần kinh và khớp thần kinh dựa trên các mạch DPI đã đƣợc chế tạo theo công nghệ CMOS 350nm.
Hình 2.6: Thời gian đáp ứng của mạch DPI theo 2 trọng số thần kinh khác nhau (adsbygoogle = window.adsbygoogle || []).push({});
Vai trò chính của mạch DPI là thực hiện các động thái thần kinh. Xung nhọn trong thời gian ngắn, quá trình học máy STDP, cơ chế thích ứng với cân bằng nội môi sẽ đƣợc thực hiện bằng việc giao tiếp với mạch CMOS để điều khiển điện áp cấp Vw của mạch DPI và dòng điện cấp Ith. Việc lƣu trữ dài hạn các trọng số Vw đòi hỏi các giải pháp về tiêu thụ năng lƣợng và kinh phí đắt đỏ nhƣ là các mạch có cổng thả nổi hoặc các bộ ADC và SRAM cục bộ.
Khớp thần kinh neuromorphic mới lại giữa điện trở nhớ và CMOS
Công nghệ nano cung cấp một giải pháp thay thế đầy hứa hẹn về mặt kích thƣớc nhỏ gọn và lƣu trữ các trọng số thần kinh trong thời gian dài với năng lƣợng thấp. Trong khớp thần kinh neuromorphic lai giữa điện trở nhớ và CMOS, chúng ta sẽ khai thác những tính năng này của công nghệ nano để có đƣợc cùng lúc khả năng tích hợp dày đặc của các phần tử lƣu trữ trọng số thần kinh dài hạn với năng lƣợng thấp đồng thời mô phỏng chi tiết hoạt động sinh lý để thực hiện quá trình tính toán của hệ thống thần kinh.
43
Hình 2.7: Mạch nguyên lý của một dãy các khớp thần kinh nhớ
Mạch nguyên lý mô tả trong Hình 2.7 là một dãy N khớp thần kinh với mật độ dày đặc có các trọng số thần kinh độc lập nhau. Tùy thuộc vào kích thƣớc mà mỗi điện trở nhớ có thể đại diện cho một điểm nút thần kinh đầy đủ hoặc một kênh ion riêng biệt trong khe khớp thần kinh (Hình 2.8). Nếu mô hình hiện nay của điện trở nhớ là đúng, thì những điện trở nhớ sau khi đƣợc thu nhỏ xuống sẽ có đƣợc sự hoạt động ổn định. Trong khi đó là một hạn chế lớn của các ứng dụng mạng noron cổ điện, ở đó, điện trở nhớ có nhiệm vụ lƣu trữ các trọng số thần kinh, nó sẽ thực sự cung cấp một môi trƣờng vật lý rất nhỏ cho phép mô phỏng tính chất ngẫu nhiên của sự quá trình đóng mở các kênh ion trong các khớp thần kinh sinh học.
Hình 2.8: Mặt cắt ngang của một khớp nối thần kinh và quá trình dẫn truyền thần kinh trong khe hở giữa 2 khớp thần kinh.
44 Nếu mạch trong Hình 2.7 đƣợc vận hành ở chế độ tuyến tính, nó có thể ghép tất cả các tín hiệu vào từ tất cả các kênh, do đó sẽ cần phải có một phần để tích hợp tín hiệu. Điện áp cấp Vw sẽ đƣợc cấp cho toàn mạch với dòng điện lớn nhất có thể để có thể cung