Từ đƣờng đặc tính i-v của điện trở nhớ, rõ ràng là điện trở nhớ sẽ thay đổi trở kháng của nó khi dòng điện chảy vào hoăc chảy ra nó. Bằng việc sử dụng đƣờng đặc tính i-v, ta có thế tạo ra một mạch phân áp với mô hình mạch nhƣ hình 2.10 ở dƣới dạng các cổng logic 2 đầu vào AND và OR chỉ bằng việc thay đổi chiều phân cực của điện trở nhớ để có đƣợc giá trị logic cần thiết.
48
Hình 2.10: Phần tử logic OR và AND tạo từ điện trở nhớ
Sự thay đổi trở kháng tùy thuộc vào chiều dòng điện đƣợc thể hiện nhƣ ở Hình 2.11 với vạch màu đen trên các phần tử điện trở nhớ thể hiện cho chiều phân cực của chúng.
49 Hình 2.11a, khi cả 2 đầu vào A và B đều nối lên Vcc tức là A và B đều có mức logic 1 dẫn tới là không có dòng điện chạy trong mạch. Điều đó có nghĩa là không có hiệu điện thế giữa 2 đầu điện trở nhớ và dẫn tới là đầu ra Y có mức logic 1.
Hình 2.11b, tƣơng tự nhƣ vậy, khi cả 2 đầu vào A và B đều nối xuống GND, tức là A và B đều có mức logic 0 và dẫn tới đầu ra Y có mức logic 0.
Hình 2.11c, khi khi một trong hai đầu vào có mức logic 1 và đầu còn lại ở mức logic 0. Dòng điện sẽ chảy từ Vcc tới GND làm tăng trở kháng của điện trở nhớ MR0 và giảm điện trở kháng của điện trở nhớ còn lại MR1, dẫn tới là ROFF>>RON, tức là đầu ra Y đƣợc cách ly với nguồn Vcc và nối xuống GND. Vì thế mà đầu ra Y có mức logic 0.
Hình 2.11d, tƣơng tƣ nhƣ trƣờng hợp 2.11c, tuy nhiên điện trở nhớ có chiều phân cực ngƣợc lại, dẫn tới trở kháng của MR0 giảm và trở kháng của MR1 tăng. Kết quả là đầu ra Y có mức logic 1.
Nhƣ vậy các toán tử logic cơ bản AND và OR có thể đƣợc tạo nên từ các phần tử điện trở nhớ và ở đây, điện trở nhớ chỉ đƣợc dùng làm phần tử tính toán chứ không phải là phần tử lƣu trữ dữ liệu.
Giá trị điện áp tại đầu ra Y sau mạch phân áp:
ON Y CC ON OFF R V V R R
Khi ROFF >> RON ta có thể đơn giản hóa công thức trên thành:
ON Y CC CC OFF R V V V GND R
Khi chiều phân cực của 2 điện trở nhớ MR0 và MR1 ngƣợc nhau, mạch sẽ hoạt động nhƣ phần tử logic OR, tức là chỉ khi A = 0 và B = 0 thì đầu ra Y = 0 còn khi ít nhất A hoặc B bằng 1 thì đầu ra Y = 1.
Khi chiều phân cực của 2 điện trở nhớ MR0 và MR1 cùng chiều. Ta sẽ có ROFF>>RON và điện áp ra tại Y nhƣ sau:
OFF Y CC CC ON OFF R V V V R R
Lúc này mạch sẽ hoạt động nhƣ phần tử logic AND, tức là đầu ra Y chỉ bằng 1 khi cả 2 đầu vào A và B đều bằng 1, khi ít nhất A hoặc B bằng 0 thì đầu ra Y = 0.
50 Có thể thấy rằng, các cổng AND và OR có thể đƣợc thực hiện bằng cách chỉ sử dụng điện trở nhớ. Với cấu trúc liên kết này, thâm chỉ với các cổng có “n” đầu vào vẫn có thể dễ dàng thực hiện bằng việc sử dụng điện trở nhớ. Nhƣng vấn đề chính là ta không có đƣợc đầy đủ các phần tử logic cơ bản. Ta không thể tạo ra toán tử NOT từ điện trở nhớ và khi thiếu toán tử NOT ta không thể thực hiện đƣợc các hàm logic. Khi đó, ta sử dụng các cổng đảo CMOS để thực hiện toán tử NOT. Cổng đảo CMOS đƣợc chế tạo từ công nghệ 180nm và điện áp hoạt động cho cổng đảo CMOS là 1.8V. Nhƣ vậy ta có phần tử logic lại giữa điện trở nhớ và CMOS, viết tắt là MeMOS. Và vấn đề chỉnh của việc chế tạo MeMOS đó là sự thỏa hiệp về năng lƣợng tiêu hao tĩnh, thời gian trễ và tiêu thụ năng lƣợng phạm vi rộng nên hiện tại, lớp điện trở nhớ có thể đƣợc chế tạo ở bên trên lớp CMOS.
Các cổng logic sử dụng các phần tử logic MeMOS
Nhƣ đã mô tả ở trên, toán tử NOT không thể đƣợc tạo ra từ các điện trở nhớ. Vì thế, để có đƣợc đầy đủ các phần tử logic cơ bản, chúng ta cần thêm cổng đảo CMOS gắn vào đầu ra của cổng AND để tạo thành cổng NAND (Hình 2.12a) và gắn vào đầu ra của cổng OR để tạo thành cổng NOR (Hình 2.12b). Điện áp hoạt động đều là 1.8V cho tất cả các cổng.
51
(b)
Hình 2.12: Cổng logic từ MeMOS: (a) Cổng NAND; (b) Cổng NOR
Tƣơng tự, ta có cổng XOR với hàm logic: A B A B. ABsẽ là sự kết hợp của các phần tử NOT, AND và OR. (Hình 2.13). Đáp ứng quá độ của cổng XOR đƣợc thể hiện ở Hình 2.14. Thời gian trễ d, thời gian tăng tr và thời gian giảm tf đƣợc giữ ở 10ps. Độ rộng xung đầu vào là 1ns. Tƣơng tự với cổng XNOR ta cũng có thời gian trễ, thời gian tăng và thời gian giảm nhƣ vây. Sở dĩ tồn tại các khoảng thời gian này có do các cổng XOR và XNOR có kết cấu nối tầng. Có thể coi nhƣ có một bộ đệm ở giữa để lƣu trữ mức điện áp đầu ra. Mức điện áp sau khi đƣợc thêm vào bộ bếm sẽ đƣợc lƣu trữ ở 1.8V.
Bằng việc sử dụng các cổng logic MeMOS, bất kỳ mạch logic số nào cũng có thể thực hiện đƣợc. Sau quá trình đánh giá đáp ứng quá độ của các loại cổng logic đƣợc làm từ MeMOS và CMOS thì thấy rằng các cổng đƣợc thiết kế bởi MeMOS cho tính năng tốt hơn.
52
Hình 2.13: Cổng XOR được tạo từ MeMOS
Hình 2.14: Đáp ứng quá độ của cổng XOR Mạch cộng
Bằng việc sử dụng các cổng đƣợc thiết kế theo MeMOS, chúng ta có thể mở rộng hơn nữa các mạch cơ bản để xây dựng các khối tính toán cơ bản, cụ thể là mạch cộng. Mạch cộng đƣợc dùng dƣới các dạng cấu hình khác nhau để thực hiện các phép cộng, trừ, nhân, chia các bit. Hình 2.15 và Hình 2.16 là cấu hình của một nửa mạch cộng và toàn bộ
53 mạch cộng. Một nửa mạch cộng có thể đƣợc tạo ra bằng cách thêm 2 điện trở nhớ vào mạch XOR.
Hình 2.15: Một nửa mạch cộng sử dụng MeMOS. (adsbygoogle = window.adsbygoogle || []).push({});
Hình 2.16: Toàn bộ mạch cộng sử dụng MeMOS
Trong Hình 2.13, 2 điện trở nhớ MR0 và MR1 tạo nên 1 cổng AND, tƣơng tự là MR4 và MR5, trong khi MR2 và MR3 tạo ra một cổng OR. Và khi ghép chúng theo công
54 thức logic, ta sẽ thu đƣợc cổng XOR. Từ cổng XOR, ta có thể thêm 1 cổng AND vào cuối cổng XOR để tạo thành một nửa mạch cộng (Hình 2.15). Trong Hình 2.15, điện trở nhớ MR0 và MR7 tạo thành 1 cổng AND đứng sau cổng XOR để tạo thành một nửa mạch cộng. Ở Hình 2.16, tƣơng tự, toàn bộ mạch cộng 1 bit sử dụng phần tử logic MeMOS đƣợc thiết kế từ 2 nửa mạch cộng và 2 điện trở nhớ MR0 và MR11 hoạt động nhƣ cổng OR trong mạch để thực hiện chức năng nhớ khi thực hiện phép cộng. Và đáp ứng quá độ của mạch cộng đƣợc thể hiện ở Hình 2.17
Hình 2.18: Đáp ứng quá độ của toàn bộ mạch cộng 1 bit. Phân tích đặc tính
Về mặt tốc độ, đáp ứng quá độ của các mạch cộng dƣa trên MeMOS đƣợc tính toán với các thông số khác nhau nhƣ thời gian tăng, thời gian giảm, thời gian trễ để phân tích
55 và so sánh với công nghệ CMOS phổ biến hiện nay. Kết quả đƣợc thể hiện trong 2 bảng 2.1 và 2.2 dƣới đây.
Bảng 2.1: Phân tích đặc tính của các cổng logic khác nhau sử dung phần tử MeMOS
Phần tử logic Thời gian tăng (Tr) (ps) Thời gian giảm (Tf) (ps) Thời gian trễ (d) (ps) Công suất hoạt động (µW) NOT 23.3 14.1 18.70 0.5 AND 2.2 0.8 1.5 1.5 OR 2.1 0.8 1.45 1.51 NAND 23.4 19.1 21.25 1.82 NOR 28.1 14.2 21.15 1.83 XOR 40.4 20.8 30.6 2.08 XNOR 40.1 22.1 31.11 2.41 Một nửa mạch cộng 43.7 22.4 98.05 8.07 Toàn bộ mạch cộng 82.1 34.1 212.3 17.87 Mạch cộng 8 bit 114.2 78.7 371.3 52.71
Bảng 2.2: Phân tích đặc tính của các cổng logic khác nhau sử dụng phần tử CMOS
Phần tử logic Thời gian tăng (Tr) (ps) Thời gian giảm (Tf) (ps) Thời gian trễ (d) (ps) Công suất hoạt động (µW) NOT 23.3 14.1 18.70 5.41 AND 35.0 18.7 26.85 19.28 OR 29.4 27.6 28.51 19.63 NAND 47.8 20.9 34.35 10.69 NOR 50.7 17.2 33.9 10.88 XOR 83.9 48.3 66.02 47.81 XNOR 78.8 50.4 64.61 43.61 Một nửa mạch cộng 85.2 47.8 126.2 58.32 Toàn bộ mạch cộng 96.4 54.2 342.7 117.3 Mạch cộng 8 bit 183.1 106.5 586.2 980
Dựa vào 2 bảng 2.1 và bảng 2.2, rõ ràng tổng thời gian tính toán cho từng phép tính logic của các cổng logic cấu thành từ MeMOS nhỏ hơn từ CMOS. Từ các thông số nhƣ
56 thời gian tăng, thời gian giảm, thời gian trễ thì các cổng logic MeMOS gây ra đƣợc nhiều sự quan tâm hơn CMOS. Cổng NOT thực hiện chức năng NOT ở cả 2 loại MeMOS và CMOS là giống nhau, tuy nhiên công suất tiêu thụ do công nghệ CMOS lại cao hơn và cổng logic NOT theo công nghệ MeMOS sẽ có nhiều ƣu điểm hơn.
Về mặt diện tích sử dụng, nhƣ ta đã biết, các điện trở nhớ có kích thƣớc nhỏ hơn MOSFET nên diện tích bề mặt của cổng logic cấu thành từ MeMOS sẽ nhỏ hơn CMOS. Các phần tử logic mới giúp tiết kiệm đáng kể diện tích do điện trở nhớ có độ rộng là 3nm trong khi của MOSFET là 180nm. Điện trở nhớ có thể đƣợc thực hiện trên các lớp polysilicon (silic đa tinh thể) của một MOSFET, do đó, chỉ với một MOSFET có thể chứa rất nhiều điện trở nhớ. Nhiều chức năng phức tạp có thể đƣợc thực hiện trong diện tích của một MOSFET trong khi cổng logic bằng CMOS cần rất nhiều transistor để thực hiện một chức năng tƣơng tự. Để hình dung dễ hơn về khả năng tiết kiệm diện tích khi sử dụng cổng logic bằng MeMOS ta có thể quan sát Hình 2.19 và thấy rằng diện tích sử dụng của mạch cộng bằng MeMOS chỉ bằng 47% so với mạch cộng bằng CMOS.
57
Hình 2.19: Diện tích bề mặt của mạch cộng: (a) Cấu thành từ CMOS với 36 transistor; (b) Cấu thành từ MeMOS; (c) Cách bố trí lớp điện trở nhớ trên lớp polysilicon
của MOSFET.
Về mức độ phức tạp của cấu trúc, dựa vào bảng 2.3 và 2.4 so sánh về số lƣợng các MOSFET, điện trở nhớ và chuyển tiếp giữa CMOS và điện trở nhớ trong các mạch tạo thành từ MeMOS với số lƣợng MOSFET trong các mạch tạo thành từ CMOS. Có thể thấy rằng, mặc dù khi cấu tạo lên các phần tử logic cơ bản thì các cổng logic làm từ MeMOS cần số lƣợng phần tử (MOSFET, điện trở nhớ) ít hơn, nhƣng trong mạch cộng phức tạp hơn thì cổng CMOS logic lại có ƣu thế hơn về mặt cấu tạo và số lƣợng phần tử.
Bảng 2.3: Số lƣợng phần tử trong các cổng logic theo 2 loại MeMOS và CMOS
Kiểu cổng logic
Phần tử NOT AND OR NAND NOR XOR XNOR BUF
58
Logic Điện trở nhớ 0 2 2 2 2 6 6 0
CMOS Logic
MOSFET 2 6 6 4 4 12 12 4
Bảng 2.4: Số lƣợng phần tử trong mạch cộng theo 2 loại MeMOS và CMOS
Kiểu cổng logic Phần tử Một nửa mạch cộng
Toàn bộ mạch cộng
Mạch cộng 8 bit
MeMOS Logic MOSFET 8 16 128
Điện trở nhớ 8 18 144 (adsbygoogle = window.adsbygoogle || []).push({});
Chuyển tiếp 5 10 80
CMOS Logic MOSFET 14 34 272
Kết luận
Với điện trở nhớ ta chỉ có thể tạo đƣợc 2 cổng logic cơ bản là AND và OR. Chính vì thế, để tạo thành các cổng logic phức tạp hơn, ta cần sử dụng thêm cổng NOT đƣợc làm từ công nghệ CMOS, và tạo nên các cổng logic với sự kết hợp của điện trở nhớ - CMOS và đƣợc gọi tắt là MeMOS. Các cổng logic MeMOS có kích thƣớc nhỏ hơn rất nhiều so với cổng logic CMOS và khả năng đáp ứng quá độ cũng tốt hơn khi mà thời gian trễ, thời gian tăng và thời gian giảm của cổng MeMOS thấp hơn rất nhiều so với CMOS. Nhƣợc điểm của cổng logic MeMOS là ở số lƣợng điện trở nhớ, MOSFET và chuyển tiếp nhiều hơn CMOS dẫn tới sự phức tạp trong thiết kế và chế tạo.