Do hệ thống cú chế độ đảo chiều liờn tục khi làm việc. Nờn khi phỏt lệnh đảo chiều quay thỡ phải cú một thời gian trễ(τ) để cỏc van của bộ biến đổi khụi phục đặc tớnh khoỏ của nú thỡ mới cho bộ biến đổi kia làm việc. Để tạo khoảng thời gian trễ này ta sẽ sử dụng mạch tạo thời gian trễ. Sơ đồ nguyờn lý khối logic và mạch mạch tạo thời gian trễ như hỡnh 2.37
Giới thiệu sơ đồ:Cỏc Tranzitor quang PT1T, PT2T, PT3T, để kiểm tra của bộ biến đổi thuận (HI).
Cỏc Tranzitor quang PT1N, PT2N, PT3N để kiểm tra dũng của bộ ngược G1T, G2T và G!N, G2N là cỏc phần tử logic ''và'' (AND) chức năng để tổng hợp cỏc tớn hiệu logic được phản ỏnh trờn cỏc Tranzitor quang cú cỏc mức logic 1 và mức logic 0. Tớn hiệu đầu ra của mạch G1T, G2T là i1 cũn tớn hiệu đầu ra của mạch G1N, G2N là i2 cỏc tớn hiệu logic của dũng điện (i1,i2) cựng với tớn hiệu chủ đạo ucđ lấy từ mạch khuếch đại trung gian được đưa tới đầu vào
của mạch logic gồm cú cỏc phần tử logic Từ G1ữG9 là cỏc phần tử NOT, AND, OR và NOR. Mạch cú sử dụng phần tử lật trạng thỏi là Flip - Flop (RS) nhận tớn hiệu đầu vào ở cổng R va s (là tớn hiệu ra của G4, G5). Sơ đồ và bảng trạng thỏi của phần tử Flip - Flop (RS) như sau
S R Qn+1 Qn+1
0 0 Qn Qn
0 1 0 1
1 0 1 0
1 1 kd kd
Bảng 2.37: bảng trạng thỏi của phần tử Flip - Flop (RS)
Mạch tạo thơi gian trễ gồm cú tụ điện C1, C2, cỏc Tranzitor Tr1, Tr2, cỏc điện trở chức năng. Cú hai mạch tạo thời gian trễ phục vụ cho việc đảo chiều như hỡnh 2.38
Phõn tớch mạch một: Khi tớn hiệu ra G6 là (b1*) cú mức logic một thỡ tụ C được nạp điện theo: b*
1→ C1→ R11→ Tr1 làm cho Tr1 mở và điện thế trờn Coletor Tr1 (điểm T1) cú mức logic 0. Khi tụ C1 nạp đầy thỡ nú giữ nguyờn mức điện thế trờn cỏc bản cực. Khi b1* cú mức logic 0 thỡ Tụ C1 phúng theo đường: +C1 → R12 → D1 → -C1. Như vậy vẫn đặt mức logic 1 đến đầu vào G8
(Giống như b1* =1).
Thời gian trễ của mạch chớnh là thời gian phúng của tụ τ = C1 .R12 .ln2 . Muốn điều chỉnh thời gian trễ τ thỡ cú thể điều chỉnh 1 trong 2 đại lượng C1 và R12. Với mạch trễ này đảm bảo cho G8 chưa thay đổi ngay mức logic ở đầu ra trước khoảng thời gian trễ τ (tức là khi C1 chưa phúng hết điện).