L ời nĩi đầu
2. Tổ chức bộ nhớ và bộ định thời gian
2.3. Các thiết bị SRAM chuẩn
Với SRAM chuẩn cĩ dung lượng lớn và cách tổ chức của chúng là khác nhau. Chẳng hạn các chip 4361, 4363 và 4364 đều là các chip cĩ mật độ 64K, nhưng mỗi chip cĩ cách tổ chức khác nhau. Ví dụ, 4361 là chip 64K 1bit, 4363 là chip
16K 4bit và 4364 là chip 8K 8bit. Điểm khác nhau giữa chúng là ở chỗ: chip 4364 cĩ hai đường chọn lựa chip là /CE1 và CE2 thay vì một đườngnhư ở các chip 4361 và 4363.
a. Chu trình viết: Giản đồ sĩng cho chu trình viết được minh hoạ trong hình 4.22. Ta bắtđầu dị các sự kiện thay thế trong suốt chu trình viết. Ở đây, các thời điểm cần quan tâm được chuẩn hố tại mốc mà địa chỉ bắt đầu hiệu lực. Thời gian cực tiểu cho chu trình viết gọi là twc khoảng chừng 100 ns cho chip 4364. Địa chỉ này phải duy trì trạng thái ổn định cho đến khi chu trình viết hoàn tất.
Hình 4.22: Giản đồ xung.
Kế đến, /CE1 và CE2 trở nên hiệu lực (active) và phải giữ trạng thái hiệu lực đĩ cho đến khi chấm dứt chu trình viết. Các độ rộng xung tương ứng là tcw1 và tcw2. Trên giản đồ xung, chúng khởi phát từ thời điểm tuỳ ý sau sự kiện địa chỉ nhưng trước sườn chính của /WE. Giá trị cực tiểu cho cả hai đường này là 80 ns. Mặt khác, /WE được chỉ định là khơng xảy ra cho đến khi tastrơi qua. Đây chính là thời gian thiết lập địa chỉ và đặc trưng cho phần thời gian cực tiểu mà các lối vào địa chỉ phải ổn định trước khi /WE cĩ thể được chuyển xuống logic “0”. Tuy
Data invalid Twc Address /CE1 /CE2 TAw TCw1 TCw2 TwT TwT Tw Tdw Tdr Data in Data out Data underlined
High Z Tdw Twhr Trc Address TA1 TC0 High Z High Z Data invalid Data out OE CE2 /CE1
nhiên đối với chip 4364, thơng số này bằng 0 ns. Độ rộng xung cho phép viết là twe và giá trị cực tiểu bằng 60 ns.
Dữ liệu tới các lối vào DINđược viết vào thiết bị đồng bộ theo sườn xuống của /WE và dữ liệu đĩ phải cĩ hiệu lực trong thời khoảng bằng tWD trước sườn này. Khoảng thời gian này được gọi là hiệu lực hố dữ liệu đến cuối chu trình viết, cĩ giá trị cực tiểu 40 ns đối với chip 4364. Ngồi ra, thời gian này vẫn hiệu lực đối với thời gian bằng tDH sau sườn này. Tuy nhiên, thời gian lưu dữ liệu này cũng như thời gian thiết lập địa chỉ đều bằng 0 đối với chip 4364. Cuối cùng, cĩ một chu kì hồi phục ngắn xuất hiện sau khi /WE quay trở về mức logic “1” trước khi chu trình viết chấm dứt. Thời khoảng này gọi là tWR trong giản đồ sĩng, và giá trị cực tiểu bằng 5 ns.
b. Chu trình đọc: Đối với bộ vi xử lí, để đọc byte dữ liệu từ thiết bị RAM, P phải áp một địa chỉ nhị phân tới các lối vào A0 đến A14. Địa chỉ này can thiệp vào phần giải mã bên trong RAM nhằm lựa chọn vị trí lưu trữ của byte dữ liệu cần đọc. Lúc đĩ, P phải chuyển trạng thái /CE và /OE xuống logic “0” nhằm cho phép RAM và các lối ra. Bấy giờ, byte dữ liệu tại lối ra D0đến D7 là thích hợp và bộ vi xử lí cĩ thể đọc dữ liệu trên data bus (đường dữ liệu).
Xuất phát từ việc mơ tả về chu trình đọc, rõ ràng rằng ngay khi các lối vào của RAM được thiết lập, tức thì dữ liệu xuất hiện tại lối ra; song trên thực tế điều này khơng hồn tồn tương thích. Thật vậy, giữa các lối vào địa chỉ và các lối ra dữ liệu tồn tại sự trễ (ngắn). Điều này dẫn tới 3 tính chất thời gian quan trọng được định nghĩa cho chu trình đọc RAM là: thời gian thâm nhập (tACC), thời gian cho phép lựa chọn (tCE), và thời gian bỏ truy cập (tDF).
Thời gian thâm nhập cho ta biết cịn bao lâu để truy xuất dữ liệu đã lưu trữ trong RAM. Giả sử rằng cả /CE và /OE đang active ở mức logic “0”, và địa chỉ được áp tới các lối vào của RAM. Trong trường hợp này, thời gian làm chậm tACC xảy ra trước khi dữ liệu (được lưu trữ tại vị trí đã địa chỉ hố) ổn định tại các lối ra. Vi xử lí phải chờ thời gian ít nhất bằng tACCtrước khi đọc dữ liệu; nếu khơng, các kết quả vơ hiệu lực cĩ thể xảy ra.
Thời gian cho phép chọn lựa chip tương tự như thời gian thâm nhập. Thực tế, chúng bằng nhau đối với hầu hết các SRAM; chỉ khác nhau duy nhất ở chỗ ban đầu thiết bị SRAM được xác lập như thế nào: địa chỉ được áp đặt, /OE về logic
“0” và tiếp đến tác vụ đọc được tiến hành bằng việc buộc /CE active. Vì vậy, tCE
luơn đặc trưng cho chip đảm bảo việc làm chậm lối ra.
Thời gian bỏ truy cập luơn ngược với thời gian thâm nhập hoặc với thời gian cho phép chọn lựa. Nĩ đặc trưng cho thành tố thời gian mà thiết bị RAM đưa dữ liệu lối ra trở về trạng thái trở kháng Z cao sau khi /OE thụ động (inactive); nĩi khác đi, đĩ chính là thời gian hồi phục (hồi quy) của các lối ra.