Nội dung ôn tập Chương mở đầu Cổng logic bản, tham số thời gian cổng logic tổ hợp, nêu ví dụ Khái niệm mạch tổ hợp cách tính thời gian trễ mạch tổ hợp, khái niệm critical paths Các loại Flip-flop bản, tham số thời gian Flip-flop Khái niệm mạch dãy, cách tính thời gian trễ mạch dãy Khái niệm pipeline Phương pháp tăng hiệu xuất mạch dãy Các phương pháp thể thiết kế mạch logic số, nêu ưu điểm phương pháp sử dụng VHDL thiết kế mạch số Nguyên lý thực hóa hàm logic IC khả trình dạng PROM, PAL, PLA, GAL, cấu trúc ma trận AND, OR, macrocell Cấu trúc thiết kế VHDL, đặc điểm ứng dụng dạng mô tả kiến trúc VHDL Trình bày đối tượng liệu VHDL Các kiểu liệu VHDL, kiểu liệu tiền định nghĩa liệu định nghĩa người dùng Dữ liệu kiểu BIT STD_LOGIC Phát biểu tuần tự, chất, ứng dụng, lấy ví dụ VHDL phát biểu Phát biểu đồng thời, chất, ứng dụng, lấy ví dụ VHDL phát biểu Phân loại mã nguồn VHDL, mã tổng hợp mã dùng mô 10 Yêu cầu chung kiểm tra thiết kế VHDL, sơ đồ dạng kiểm tra thiết kế VHDL vai trị chúng 11 Mơ tả khối tổ hợp mô tả mạch dãy VHDL, giản đồ sóng khối tổ hợp mạch dãy, ví dụ Chương III 12 Trình bày thuật tốn cộng Carry look ahead adder, so sánh với thuật toán cộng nối tiếp 13 Trình bày thuật tốn cộng dùng full_adder, ưu nhược điểm thuật tốn 14 Trình bày cấu trúc ghi dịch, thuật tốn dịch khơng dùng tốn tử dịch, ví dụ ứng dụng ghi dịch 15 Trình bày thuật tốn cấu trúc khối nhân cộng dịch trái cho số khơng dấu 16 Trình bày thuật toán cấu trúc khối nhân cộng dịch phải cho số không dấu, so sánh với khối nhân cộng dịch trái 17 Trình bày thuật tốn cấu trúc khối nhân số có dấu dùng mã hóa BOOTH số 18 Trình bày thuật tốn cấu trúc khối nhân số có dấu dùng mã hóa BOOTH số 4, so sánh với thuật tốn nhân thơng thường 19 Trình bày thuật tốn cấu trúc khối chia số khơng dấu phục hồi phần dư 20 Trình bày thuật tốn cấu trúc khối chia số khơng dấu khơng phục hồi phần dư 21 Trình bày thuật tốn cấu trúc khối chia số có dấu 22 Trình bày thuật tốn xây dựng FIFO LIFO sở Dual-port RAM Chương IV 23 Khái niệm FPGA, Các ưu điểm FPGA so sánh với IC khả trình trước 24 Ngun lý làm việc FPGA, yếu tố tạo nên khả tái cấu trúc FPGA 25 Trình bày kiến trúc tổng quan Spartan 3E FPGA 26 Trình bày cấu trúc CLB, SLICE, LUT 27 Trình bày cấu trúc nguyên lý làm việc Arithmetic chain, Carry Chain, vai trò chuỗi FPGA 28 Trình bày khối kết nối khả trình FPGA 29 Trình bày cấu trúc IOB FPGA, khối làm trễ khả trình ứng dụng, khái niệm DDR 30 Các thành phần Block RAM Multiplier 18x18 Spartan 3E FPGA, đặc điểm ứng dụng 31 Quy trình thiết kế FPGA Khái niệm tổng hợp thiết kế.Khái niệm kiểm tra sau tổng hợp phải thực kiểm tra sau tổng hợp Phần tập: Thiết kế full_adder VHDL, sở thiết kế cộng bit Thiết kế giải mã nhị phân 3_to_8 có đầu thuận, nghịch Thiết chọn kênh đầu vào đầu MUX4_1 Thiết phân kênh đầu vào đầu DEMUX1_4 Thiết kế cộng/ trừ bit sử dụng toán tử cộng VHDL Thiết kế chuyển đổi mã từ BINARY – BCD, BCD – BINARY, Thiết kế flip-flop đồng D, T Thiết kế flip-flop đồng RS, JK Thiết kế đếm nhị phân thuận đồng bộ, RESET khơng đồng bộ, có tín hiệu ENABLE, Kd = 16, VHDL 10 Thiết kế VHDL ghi dịch trái qua phải 32-bit, số lượng bit dịch số nguyên từ 1-31 VHDL 11 Thiết kế VHDL đếm thuận, Kd = đồng bộ, RESET khơng đồng có tín hiệu ENABLE 12 Thiết kế VHDL đếm nghịch, Kd = đồng bộ, RESET khơng đồng có tín hiệu ENABLE 13 Thiết kế đếm thập phân đồng bộ, RESET khơng đồng bộ, có tín hiệu ENABLE 14 Sử dụng đếm đến 25 để thiết kế chia tần từ tần số 50Hz thành 1Hz, tín hiệu tần số đưa có dạng đối xứng 15 Thiết kế khối giải mã ưu tiên, đầu vào chuỗi bit đầu mã nhị phân bit thể vị trí từ trái qua phải xuất bit ‘1’ 16 Thiết kế khối giải mã ưu tiên, đầu vào chuỗi bit đầu mã nhị phân bit thể vị trí từ trái qua phải xuất bit ‘0’ 17 Viết mơ tả VHDL cho máy trạng thái có sơ đồ sau: IDLE CNT = and RX = CNT_BIT = RX = START FRAME DETECT RECEIVE DATA CNT = and RX = 18 Viết mơ tả VHDL cho máy trạng thái có sơ đồ sau: IDLE SEND_REQUEST = RECEIVE_DATA = CNT_SENT = CNT_SENT = RECEIVE DATA SEND_DATA 19 Phân tích hoạt động vẽ giản đồ sóng cho tín hiệu ghi, giá trị ban đầu ghi Q(31:0) = *A B, C, D+ A, B, C, D lầ chuỗi 8-bit Viết mã VHDL 20 Phân tích hoạt động vẽ giản đồ sóng ghi dịch sau, lấy ví dụ dịch phải logic bit, giá trị ban đầu ghi Q(31:0) = *A B, C, D+ A, B, C, D lầ chuỗi 8-bit Viết mã VHDL clk, reset D Shift_value Shift_in SHIFTER Shift_out REG1 Q 21 Phân tích hoạt động vẽ giản đồ sóng cộng tích lũy sau , giá trị ban đầu ghi Q(31:0) = [0], A = 15 Viết mã VHDL clk, reset B A Σ Sum REG1 Q