Báo cáo thực tập điển tử số tuần 2Bài 2: Cổng logic 2Kỹ thuật điện tử sốĐại học Công Nghệ VNUBài 1. Cổng logic 1 22Bài 2. Cổng logic 2 68Bài 3. Các sơ đồ logic cơ bản 1: Các bộ giải mã và mã hóa logic 94Bài 4. Các sơ đồ logic cơ bản 2: Các sơ đồ logic toán học 124Bài 5. Các sơ đồ logic cơ bản 3: Các bộ phân kênh và hợp kênh 153Bài 6. Sơ đồ Trigger và bộ ghi 181Bài 7. Sơ đồ Trigger và bộ đếm 237Bài 8. Bộ so sánh và bộ tương đồng 299Bài 9. Bộ nhớ bán dẫn 325Bài 10. Các sơ đồ biến đổi: Bộ biến đổi số tương tự DAC; Bộ biến đổitần số sang điện áp FVC; Bộ biến đổi điện áp sang tần số VFC339Hướng dẫn sử dụng thiết bị 358
Báo cáo thực hành tuần Các đặc trưng cổng logic TTL 1.2 Đo mức ngưỡng hoạt động lối vào cổng logic TTL D2-1A U5:B/A Vaul (01) 0.8V Vall (10) 1.01V Với cổng logic trạng thái: U2:A/A 2.51V 2.29V U1:A/A 0.79V 1.02V Khoảng vào cho mức logic cao: 1.01V Khoảng vào cho mức logic thấp: 0.8V Với cổng U1: so với cổng logic trạng thái, khoảng vào cho mức logic cao U1 cao hơn, khoảng vào cho mức logic thấp U1 thấp Khả chống nhiễu cao hơn, hoạt động tin cậy 1.3 Đo dòng vào cổng logic TTL D2-1B Ii R1i = +5V/I1ul R10i = R1ul/10 U5:B/A 11mV 454.5 45.45 U2:A/A 10.4mV 480.77 48.08 Đo mức lối cổng logic TTL D2-1C Cổng NAND: U1:A/A 10.4mV 480.77 48.08 LS7 0 1 LS8 1 A 0 1 B 1 Vc (V) 2.36 2.36 2.36 LS8 1 A 0 1 B 1 Vc (V) 2.28 0 2.28 Cổng XNOR: LS7 0 1 Cổng NOT: LS7 A 1.4.4 Khả mắc tải cổng logic TTL D2-1D Vc (V) 2.28 Khi cấp nguồn cho trở tải: J1 nối, J2 ngắt Vc (V) A B R= R = 5.1K R = 1K 5 0 5 5 5 0 0.05 1 Với mức cao: R không làm ảnh hưởng Với mức thấp: R nhỏ, điện áp lối mức thấp cao R = 510 5 0.09 Cần giới hạn tải cho đầu NAND cấp nguồn 5V lối nhỏ 0.8 V nhằm đảm bảo mức logic thấp Khi trở nối đất: : J1 ngắt, J2 nối A B R= 0 1 1 5 Vc (V) R = 5.1K R = 1K 4.90 4.90 4.90 4.55 4.55 4.55 R = 510 4.17 4.17 4.17 Với mức cao: R nhỏ, điện áp lối mức cao thấp Với mức thấp: R không làm ảnh hưởng Càng mắc nhiều trở tải song song làm lối cổng thấp dẫn đến tượng nhiễu lối 1.5 Khả tải điện dung cổng logic TTL D2-1E 5.4 Khi chưa nối tải điện dung: 5.5 Nối F với chốt I, K, L, M Nối F với I Nối F với K Nối F với L Nối F với M 5.6 Tăng tần số máy phát thiết bị lối IC4/b xung Giá trị tần số tới hạn: 83 kHz 5.7 Giảm trở tải cho IC4/a từ 5K1 xuống 1K: Ngắt dây nối điểm C (IC4/a) với E (trở tải R1) Nối điểm C (IC4/a) với G (trở tải R3)> Lặp lại bước 5.6 Quan sát vẽ lại dạng xung lối IC4/a, IC4/b có tải điện dung trở tải lên nguồn nhỏ 5.8 Kết luận khả tải điện dung cổng logic Giá trị tụ lớn, khoảng chuyển tiếp (mức cao-thấp) kênh B C rộng; độ rộng xung lẻ kênh C lớn Vì vậy, tăng điện dung lối nhiễu lối kênh lớn 5.4 Khi chưa nối tải điện dung: 5.5 Nối F với chốt I, K, L, M Nối F với I Nối F với K Nối F với L Nối F với M 5.6 Tăng tần số máy phát thiết bị lối IC4/b xung Giá trị tần số tới hạn: 83 kHz 5.7 Giảm trở tải cho IC4/a từ 5K1 xuống 1K: Ngắt dây nối điểm C (IC4/a) với E (trở tải R1) Nối điểm C (IC4/a) với G (trở tải R3)> Lặp lại bước 5.6 Quan sát vẽ lại dạng xung lối IC4/a, IC4/b có tải điện dung trở tải lên nguồn nhỏ 5.8 Kết luận khả tải điện dung cổng logic Giá trị tụ lớn, khoảng chuyển tiếp (mức cao-thấp) kênh B C rộng; độ rộng xung lẻ kênh C lớn Vì vậy, tăng điện dung lối nhiễu lối kênh lớn b) Nhận xét - Trường hợp này, điện trở R nối hai nguồn, nguồn 5V nguồn đầu cổng logic Nhận xét chung: Khi R tăng lên điện áp thu cuối giảm dần Giải thích: + Đẩu logic mức cao khoảng 4.3V, mức thấp 0.165V +5V > 3.3V điện áp từ cáo đến thấp đi, nghĩa dòng điện +5V qua trở đến lối cổng logic, qua trở bị áp, đố điện áp cuối đo 5V trừ lượng nạp trở - Trường hợp này, điện trở R nối với hai thành phần, điện áp qua cổng logic, đất Nhận xét chung: Khi R tăng lên điện áp cuối thu giảm dần Giải thích: Đẩu logic mức cao khoảng 4.3V, mức thấp 0.165V Điện áp cuối giảm so với điện áp cổng logic áp trở 1.6 Đặc trưng truyền cổng logic TTL Vi Vo 2.36 0.63 2.36 1.25 2.0 1.86 2.0 2.01 2.0 2.5 2.75 3.75 Các đặc trưng Cổng CMOS 2.2 Đo mức ngưỡng hoạt động lối vào cổng logic CMOS D2-2A Vaul Vall Từ giá trị đo được: VDD = +5V 1.5V 2.05V VDD = +10V 1.5V 2.1V VDD = +15V 1.5V 2.1V Khoảng cho mức logic cao: 2.05V Khoảng cho mức logic thấp: 1.5V Khoảng làm việc lối vào CMOS cao TTL với mức logic cao thấp 2.3 Đo mức lối cổng logic CMOS D2-2B VDD = +5V VDD = +10V Vc (1) 5V 5V Vc (0) 2.5V 2.5V Khoảng làm việc lối CMOS cao TTL 2.4 Công suất tiêu tán cổng logic CMOS D2-2c: Sơ đồ đo công suất tiêu tán tĩnh cổng logic CMOS Khi nối lối vào xuống đất: dòng tiêu tán 0.15 A Khi nối lối vào lên nguồn +VDD: dòng tiêu tán 0.15 A VDD = +15V 5V 2.5V D2-2d: Sơ đồ đo công suất tiêu tán động cổng logic CMOS Kiểu làm việc 1KHz C3 = C3 = 4.7 nF Không đo mạch proteus 5KHz 10KHz 2.5 Đặc trưng truyền cổng VDD = +3.5V VI VO 0V 5V 2V 5V 2.1V 2.5V 3.5V 2.5V VDD = +5V VI VO 0V 5V 2V 5V 2.05V 2.5V +5V 2.5V Đặc trưng trễ cổng Logic VDD = +10V VI VO 0V 5V 2V 5V 2.1V 2.5V +10V 2.5V VDD = +15V VI VO 0V 5V 2V 5V 2.1V 2.5V +15V 2.5V 3.1 Đặc trưng trễ cổng logic TTL - Khoảng trễ (6 cổng) = 7.51uS – 7.46uS = 0.05uS ( Tại 1Mhz) Trễ cổng : 1/120 uS 3.2 Đặc trưng trễ cổng logic CMOS - Khoảng trễ (6 cổng) = 0.22uS Trễ cổng : 0.03667uS Vi mạch logic trạng thái 4.2 Cấu trúc cổng trạng thái DS(E) LS7(A) LS8(B) Lối (C) 1 0 1 0 1 0 1 X X Giải thích nguyên lí: - Khi tín hiệu Enable = transistor Q2 chế độ thơng bão hòa => (Q2) = 0.2V + Giả sử đầu vào (Q1) mức cao diode D3 thơng nên bị ghim mức thấp Vì Q1 ngắt đầu vào A-B mức nào, khơng có dịng (Q1) nên khơng có sụt R3; có dịng (Q2) làm sụt trở R2 => diode D4 thông ghim (Q3) khoảng lớn 0.7V đủ để Q3 thông Nhưng (Q3) (Q5) không đủ lớn để Q5 thơng => Q5 ngắt + Vì Q1 ngắt nên (Q4) mức thấp => Q4 ngắt Thế lối mạch mức thấp mà không phụ thuộc vào đầu vào A – B - Khi Enable = 0, Q2 bị ngắt dẫn đến không xuất dịng (Q2) nên khơng có sụt R2 => diode D3 D4 bị cấm Vì thế (Q1) (Q3) khơng cịn bị ghim mức thấp mà mức đầu vào A-B định Mạch hoạt động cổng NAND TTL dựa đầu vào A-B (nguyên lí cổng NAND TTL giải thích trước) 4.3 Vi mạch cổng trạng thái D2-4B LS8 (E) LS9 (A) 0 X 4.4 Bộ chuyển số liệu hai chiều trạng thái Lối (C) 0 D2-4C-A Bảng D2-12: (DIR = 1) =1 =0 A1=1 B1=0 B1=1 A2=0 B2=0 B2=0 A3=1 B3=0 B3=1 A4=0 B4=0 B4=0 A5=1 B5=0 B5=1 A6=0 B6=0 B6=0 A7=1 B7=0 B7=1 A8=0 B8=0 B8=0 D2-4C-B Bảng D2-13: (DIR = 0) B1=1 B2=0 B3=1 B4=0 B5=1 B6=0 B7=1 B8=0 =1 A1=0 A2=0 A3=0 A4=0 A5=0 A6=0 A7=0 A8=0 =0 A1=1 A2=0 A3=1 A4=0 A5=1 A6=0 A7=1 A8=0 Kết luận: Khi tín hiệu enable đầu vào mức đèn sáng/tắt tùy theo trạng thái đầu vào cổng tương ứng Suy mạch trạng thái hoạt động mức thấp