Quy Trình Thiết Kế Vi Mạch Số ĐH Bách Khoa TPHCM

Quy Trình Thiết Kế Vi Mạch Số ĐH Bách Khoa TPHCM Tài liệu hướng dẫn thí nghiệm Quy trình thiết kế vi mạch số. Vi mạch tích hợp (IC), hay có thể gọi là những mạch điện siêu nhỏ tích hợp và kết nối nhiều linh kiện điện tử bên trong, đang dần trở thành một phần không thể thiếu của bất kì máy móc nào trên toàn thế giới. Cùng với sự phát triển không ngừng của khoa học và công nghệ, các vi mạch cũng phát triển nhanh chóng về quy mô, tính hiệu quả nhằm phục vụ tốt hơn cho cuộc sống con người. Điện thoại thông minh, thiết bị an ninh, cho đến những rađa quân sự, hệ thống điều khiển xí nghiệp chắc hẳn đều chứa đựng những vi mạch tích hợp làm trọng tâm trong việc vận hành của bộ máy. Chính do đó, thiết kế và sản xuất vi mạch đã, đang và sẽ là ngành công nghiệp hấp dẫn bởi tiềm năng kinh tế to lớn mà nó mang lại.

Tài liệu hướng dẫn thí nghiệm Quy trình thiết kế vi mạch số Lưu hành nội Phiên Tài liệu hướng dẫn thí nghiệm Quy trình thiết kế vi mạch số Lưu hành nội Phiên PGS TS Hoàng Trang Đỗ Quang Thịnh Trường đại học Bách Khoa - Đại học Quốc gia Thành phố Hồ Chí Minh Trang để trống có chủ ý Mở đầu Vi mạch tích hợp (IC), hay gọi mạch điện siêu nhỏ tích hợp kết nối nhiều linh kiện điện tử bên trong, dần trở thành phần thiếu máy móc tồn giới Cùng với phát triển không ngừng khoa học cơng nghệ, vi mạch phát triển nhanh chóng quy mơ, tính hiệu nhằm phục vụ tốt cho sống người Điện thoại thông minh, thiết bị an ninh, ra-đa quân sự, hệ thống điều khiển xí nghiệp hẳn chứa đựng vi mạch tích hợp làm trọng tâm việc vận hành máy Chính đó, thiết kế sản xuất vi mạch đã, ngành công nghiệp hấp dẫn tiềm kinh tế to lớn mà mang lại Tài liệu này, với thí nghiệm nhỏ, giúp mơ phần quy trình thực tạo vi mạch, hướng dẫn cho sinh viên cách chuẩn bị kỹ năng, kiến thức cần thiết để tiếp cận ngành công nghiệp lớn mạnh Những kiến thức cần thiết trải dài nhiều lĩnh vực, chúng đòi hỏi kĩ lối tư khác để hồn thành cơng việc Do đó, cá nhân kỹ sư đơn lẻ thường khơng thể am hiểu tường tận tồn trình thiết kế sản xuất vi mạch, kéo dài từ ý tưởng thiết kế vi mạch ban đầu thành phẩm vi mạch thực tế nhà máy Dù vậy, cá nhân nên nắm nhìn bao quát, tổng thể quy trình tạo vi mạch để chọn cho cơng việc thích hợp chuỗi quy trình này, đồng thời biết cơng việc có ảnh hưởng, có đóng góp vào thành phẩm chung tồn tập thể Hi vọng tập tài liệu cho người đọc câu trả lời phù hợp để tiếp tục phát triển nghiệp tương lai v vi Mục lục Giới thiệu chung 1.1 Thiết kế vi mạch 1.2 Cấu trúc vi mạch 1.3 ASIC FPGA 1.4 Quy trình thiết kế vi mạch 1.4.1 Front end 1.4.2 Back end 1.5 Cần đạt yêu cầu để thiết kế vi mạch 11 Công cụ làm việc 2.1 Mô trường Linux Bash Shell 2.1.1 Linux 2.1.2 Các lệnh Linux Bash Shell 2.1.3 Alias 2.2 Giới thiệu ngôn ngữ viết script 2.3 Ngôn ngữ lập trình phần cứng 2.4 Giới thiệu tool Synopsys 13 13 13 14 16 16 17 18 19 19 19 19 20 21 21 21 24 24 30 35 Lab 1: Thiết kế cộng số bit 3.1 Lý thuyết 3.1.1 Mục tiêu thiết kế 3.1.2 Bộ cộng bit 3.1.3 Kết nối thành cộng bit 3.2 Thực thiết kế 3.2.1 Thiết kế cấp độ hệ thống 3.2.2 Tạo dựng môi trường 3.2.3 Mô tả thiết kế Verilog 3.2.4 Thực viết testbench 3.2.5 Tổng hợp (Synthesis) 3.3 Sinh viên tự thực hành vii chuẩn bị khác viii Lab 2: Thiết kế đếm 4.1 Lý thuyết 4.1.1 Mạch tổ hợp mạch 4.1.2 Setup time hold time 4.1.3 Thiết kế đếm lên 4.2 Thực thiết kế 4.2.1 Thiết kế cấp độ hệ thống 4.2.2 Tạo dựng môi trường chuẩn bị khác 4.2.3 Mô tả thiết kế Verilog 4.2.4 Thực viết testbench 4.2.5 Tổng hợp (Synthesis) 4.2.6 Kiểm tra netlist 4.3 Sinh viên tự thực hành MỤC LỤC 37 37 37 37 40 43 43 43 44 47 48 49 53 Lab 3: Thiết kế nhớ 55 Lab 4: Thiết kế máy trạng thái 57 Lab 5: Dùng pipeline 59 Lab 6: Thiết kế CPU đơn giản 61 Chương Giới thiệu chung 1.1 Thiết kế vi mạch Như đề cập phần mở đầu, vi mạch tích hợp phần khơng thể thiếu máy móc thời đại Lợi chúng nhỏ gọn, với cấu trúc tích hợp linh kiện điện tử từ nhỏ đến siêu nhỏ, mà đảm bảo thực khối lượng xử lý cực lớn Để đạt đến thành tựu này, ta phải gửi lời cảm ơn đến bùng nổ ngành công nghiệp bán dẫn nửa sau kỉ 20 Các chất bán dẫn, với loạt tính chất hữu ích khả điều chỉnh chiều đường dòng điện, thay đổi điện trở dựa ánh sáng nhiệt, từ dùng để mở rộng, đóng ngắn mạch điện hay chuyển đổi lượng Nói cách khác, cơng nghiệp bán dẫn tảng cho việc tận dụng lượng điện thông qua linh kiện bán dẫn, đặt móng cho ngành cơng nghiệp vi mạch Bên cạnh đó, phát triển ngành công nghiệp vi mạch đồng thời mở ngành công nghiệp mạnh mẽ không ngành công nghiệp phần mềm Vi mạch, bao gồm linh kiện điện tử coi phần cứng sử dụng điều khiển phần mềm, vốn dòng code từ lập trình viên Tính ứng dụng cao phần mềm (thiết kế đồ họa, game, ứng dụng) dẫn đến yêu cầu phần cứng đủ khả để chạy phần mềm Chính lẽ đó, hai ngành cơng nghiệp vi mạch phần mềm đòi hỏi phát triển song song cách bền vững nhằm đáp ứng yêu cầu người dùng Tóm lại, ngành cơng nghiệp vi mạch nắm giữ vị trí tối quan trọng bối cảnh tương lai đến Cơ hội việc làm, nghiên cứu vô lớn, với thành tựu to lớn đến từ nhiều ứng dụng mà vi mạch mang lại Mặt khác, đấu trường khốc liệt mà độ hiệu tính cạnh tranh thành phẩm đặt lên hàng đầu, yêu cầu người ngành phải khơng ngừng học hỏi, khơng ngừng tìm tịi để tránh bị tụt lại phía sau CHƯƠNG GIỚI THIỆU CHUNG (a) Mặt trước (b) Mặt sau Hình 1.1: Cấu tạo vi mạch bên iPhone 1.2 Cấu trúc vi mạch Một câu hỏi chắn đặt với người lần đầu đến với thiết kế vi mạch: Vi mạch thường dùng có cấu tạo nào? Câu trả lời chúng có cấu tạo từ khối Các khối có chức nhiệm vụ khác Lấy ví dụ điện thoại thơng minh iPhone theo hình 1.1 chẳng hạn, vi mạch điều khiển thấy khối nhỏ nhớ Flash, module Wifi, LTE radio hay vi xử lý A8 Apple Những khối cấu thành vi mạch nêu trên, tất nhiên tạo thành từ khối nhỏ hơn, nhỏ Nói cách khác, vi mạch sản phẩm tổ hợp lắp ghép cách hợp lý nhiều khối lại với nhằm đáp ứng mục đích cuối sản phẩm mà hướng đến Như vậy, vi mạch có cấu trúc lớn, liệu doanh nghiệp, 48 CHƯƠNG LAB 2: THIẾT KẾ BỘ ĐẾM Hình 4.15: Dạng sóng mơ lab 4.2.5 Tổng hợp (Synthesis) Trong phần tổng hợp lab này, ta thêm vào số ràng buộc timing nhằm tạo điều kiện cho tool DC kiểm tra điều kiện setup time hold time (hình 4.16) Các ràng buộc thêm vào mục CONSTRAINT FOR DESIGN Trong đó: ❼ Tạo clock có tên clk (trùng tên với tín hiệu file counter.v) có chu kì 1000ns (Đơn vị dùng DC ns) ❼ Thời gian delay liệu trước đến input đếm nằm khoảng [1;10] ns ❼ Thời gian delay liệu output đếm tương tự nằm khoảng [1;10] ns Lưu ý điều kiện ràng buộc timing thiết kế mà người thiết kế tự thiết lập Về setup time hold time flip flop, số quy định thư viện Ta tiếp tục thực chạy Synthesis tool DC giống lab trước Sau kết thúc, ta mở file report.timing thư mục 04_synth/report nhằm quan sát kết (hình 4.17) Ở đây, ta thấy phép thử timing nhất, có Path Type max, có nghĩa kiểm tra điều kiện setup time (min kiểm tra điều kiện hold time) Phép thử chia àm phần rõ ràng: ❼ Từ clock clk đến data arrival time thời gian liệu đến flip flop, hay vế trái (1) ❼ Từ clock clk đến data required time vế phải ❼ Lấy hiệu hai đại lượng (slack)để kiểm tra điều kiện setup time Slack đạt MET có nghĩa điều kiện setup time thỏa Nếu vi phạm báo VIOLATED Đến kết thúc cơng đoạn Synthesis, ta copy tồn thư mục Lab bỏ vào thư mục chia sẻ 4.2 THỰC HIỆN THIẾT KẾ 49 Hình 4.16: File dc_command.src lab 4.2.6 Kiểm tra netlist Để thực kiểm tra netlist, ta cần dùng đến tool Formality Synopsys Tool nằm máy ảo theo đường dẫn Formality\Source file máy ảo\Formality_tool_Thầy Trang-003\CentOS 64-bit_new Sinh viên làm theo hướng dẫn cài đặt đường dẫn Formality\Hướng dẫn sử dụng\Cách mở tool Formality.pdf để cài đặt sử dụng tool Formality Sau đó, ta thực trỏ thư mục chia sẻ vào thư mục mà ta làm cho máy ảo VCS phần trước Sau bật máy, ta mở Terminal, nhập lệnh loadLic để tải tool Formality Sau đó, vào thư mục chia lấy thư mục lab máy để tiến hành kiểm định netlist Trong Terminal, trỏ đường dẫn vào thư mục 05_nl_verif Sau nhập lệnh formality & để mở giao diện tool Formality (hình 4.18) Các bước nhằm kiểm định netlist thực sau: ❼ Nhấn chọn tab 1.Ref., nhấn nút Verilog Chọn tất file Verilog thư mục 02_rtl Sau nhấn Load Files Chọn sang tab 3.Set Top Design (ở dưới) chọn module counter top design (thiết kế tổng), nhấn Set Top ❼ Nhấn chọn tab 2.Impl., nhấn nút Verilog Chọn file lab_synth.netlist.v thư mục 04_synth/report Sau nhấn Load Files Chọn sang 50 CHƯƠNG LAB 2: THIẾT KẾ BỘ ĐẾM Hình 4.17: Report timing tool DC 4.2 THỰC HIỆN THIẾT KẾ 51 Hình 4.18: Giao diện tool Formality tab 2.Read DB Libraries, nhấn nút DB , chọn thư viện dùng cho Synthesize đếm thư mục 04_synth/lib Sau nhấn Load Files Chọn sang tab 3.Set Top Design (ở dưới) chọn module counter top design (thiết kế tổng), nhấn Set Top ❼ Nhấn chọn tab 4.Match., nhấn chọn Run Matching để kiểm chứng tương đồng RTL thiết kế sau Synthesis (hình 4.19) ❼ Nhấn chọn tab 5.Verify., nhấn chọn Verify để kiểm chứng chức RTL sau Synthesis (hình 4.20) ❼ Nhấn chọn tab 6.Debug Chức sử dụng có lỗi xảy q trình so sánh RTL trước sau Synthesize Đến kết thúc hướng dẫn cho Lab 52 CHƯƠNG LAB 2: THIẾT KẾ BỘ ĐẾM Hình 4.19: Kiểm tra tương đồng RTL trước sau Synthesize Hình 4.20: Kiểm tra chức RTL sau Synthesize 4.3 SINH VIÊN TỰ THỰC HÀNH 4.3 53 Sinh viên tự thực hành Bài Lab dành cho sinh viên cuối chương có nội dung sau: ❼ Tên: Thiết kế đếm lên xuống ❼ Ngõ vào: – Một số 16 bit cnt_in giá trị đếm khởi điểm – Một tín hiệu bit tên load tín hiệu báo hiệu bắt đầu load giá trị khởi điểm – Một tín hiệu clock bit tên clk – Một tín hiệu bit nhằm chọn chế độ đếm tên mode, với đếm lên đếm xuống ❼ Ngõ ra: số 16 bit cnt_out số đếm ngõ có giá trị thay đổi theo thời gian ❼ Hoạt động: Khi có xung cạnh lên clk, đếm kiểm tra giá trị tín hiệu load, cnt_out giá trị tín hiệu cnt_in±1 tùy theo giá trị mode, cnt_out giá trị cnt_out chu kỳ clock trước ±1 tùy theo giá trị mode Ví dụ: Để dễ hiểu hoạt động đếm trên, quan sát hình 4.21, đó: ❼ Ở xung cạnh lên clock thứ nhất, load=1, mode=1 (đếm lên), cnt_in=25, suy cnt_out=25+1=26 ❼ Ở xung cạnh lên clock thứ hai, load vẵn 1, mode=1 (đếm lên), cnt_in=25, suy cnt_out=25+1=26 cũ ❼ Ở xung cạnh lên clock thứ ba, load chuyển sang 0, mode=1 (đếm lên), cnt_in=25 lúc không cần quan tâm hết phải load, suy cnt_out=26+1=27 (lấy giá trị cnt_out cũ 26) ❼ Ở xung cạnh lên clock thứ tư, load=0, mode=1 (đếm lên), cnt_in=25 lúc không cần quan tâm hết phải load, suy cnt_out=27+1=28 (lấy giá trị cnt_out cũ 27) 54 CHƯƠNG LAB 2: THIẾT KẾ BỘ ĐẾM Hình 4.21: Hoạt động đếm lên/xuống Chương Lab 3: Thiết kế nhớ 55 56 CHƯƠNG LAB 3: THIẾT KẾ BỘ NHỚ Chương Lab 4: Thiết kế máy trạng thái 57 58 CHƯƠNG LAB 4: THIẾT KẾ MÁY TRẠNG THÁI Chương Lab 5: Dùng pipeline 59 60 CHƯƠNG LAB 5: DÙNG PIPELINE Chương Lab 6: Thiết kế CPU đơn giản 61 62 CHƯƠNG LAB 6: THIẾT KẾ CPU ĐƠN GIẢN ... cấu trúc chức vi mạch 1.4 QUY TRÌNH CỦA THIẾT KẾ VI MẠCH Hình 1.3: Các bước quy trình thiết kế vi mạch kiểm định trọng nhiều Trong đó, cơng đoạn Back End nhận nhiệm vụ đảm bảo cho vi mạch hoạt động... Quá trình tương tác bên thiết kế vi mạch (doanh nghiệp) bên sản xuất vi mạch (nhà máy) mô tả kĩ phần 1.4 1.3 ASIC FPGA Trước tiếp vào quy trình thiết kế vi mạch, ta cần ý tới hai loại hình vi mạch. .. thông số mô tả cho vi mạch trên, hay đầu thiết kế vi mạch, gửi đến nhà máy, để nhà máy dựa mà chế tạo mask (hay mặt nạ quang học) làm khuôn để sản xuất vi mạch hàng loạt Quy trình thiết kế vi mạch