BÀI TIỂU LUẬN NGHIÊN CỨU VỀ CÔNG NGHỆ CMOS BICMOS

Để tránh vấn đề này, một số kỹ thuật đã được đề xuất, chẳng hạn như p+ hoặc n+ lớpchôn dưới Tub p như trong Hình 2.3 e, việc sử dụng cấy ghép Tub p liều cao, nănglượng cao, và kháng shun

TRƯỜNG ĐẠI HỌC KỸ THUẬT CÔNG NGHIỆP

KHOA ĐIỆN TỬ

BÀI TIỂU LUẬN NGHIÊN CỨU VỀ CÔNG NGHỆ

CMOS-BICMOS

Giáo viên : Th.S Phạm Duy Khánh

Môn : Thiết kế vi mạch CMOS VLSI

SVTH : 1 Đỗ Thị Tuyết Nhi Mssv :K185520207064

2 Nguyễn Thị Hồng Nhung Mssv : K185520207059 Lớp : K54KTĐT.01

Thái Nguyên – 2021

NHẬN XÉT CỦA GIẢNG VIÊN HƯỚNG DẪN

………

………

………

………

………

………

………

………

………

………

………

………

………

Thái Nguyên, ngày….tháng… năm 2021 GVHD (Ký ghi rõ họ tên)

MỤC LỤC

Lời nói đầu 4

1 Giới thiệu chung 5

2 Công nghệ CMOS 6

2.1 Cấu trúc thiết bị và các bước quy trình chế tạo cơ bản 6

2.2 Các bước quy trình chính trong chế tạo thiết bị 7

2.2.1 Thành phần cơ chất 7

2.2.2 Hình thành Tub 8

2.2.3 Cô Lập 10

2.2.4 Pha tạp kênh 11

2.2.5 Điện môi cực cổng 15

2.2.6 Hình thành điện cực cổng 16

2.2.7 Nguồn/ Drain Fomation 17

2.2.8 Kĩ thuật Saliccide 20

2.2.9 Kim loại hóa 21

2.3 Thiết bị thụ động cho hoạt động tương tự 23

2.4 Công nghệ bộ nhớ nhúng 24

2.4.1 DRAM nhúng 24

2.4.2 Công nghệ bộ nhớ flash nhúng 26

3 Công nghệ BiCMOS 27

4 Các vấn đề về quy trình 30

4.1 Hằng số điện môi cao κ , Flim cách điện cổng 30

4.2 Chỗ chuyển tiếp nông cho nguồn và máng và phần mở rộng 31

4.3 Kỹ thuật nâng cao tính di động 32

4.4 Vấn đề mô hình hóa 33

5 Kết luận 33

Tài liệu tham khảo 35

Lời nói đầu

Khởi đầu, CMOS được xem như là một giải pháp thay thế cho TTL (logic) để cóđược các vi mạch tuy tốc độ hoạt động chậm hơn TTL nhưng lại tiêu hao năng lượng íthơn Chính vì thế, những ngày đầu CMOS được sự quan tâm của ngành côngnghiệp đồng hồ điện tử và một số lĩnh vực khác mà thời gian sử dụng pin quan trọng hơn

so với vấn đề tốc độ Khoảng 25 năm sau, CMOS đã trở thành kỹ thuật chiếm ưu thếtrong vi mạch tích hợp số Lý do là với việc ra đời các thế hệ quy trình chế tạo bán dẫnmới, kích thước hình học của các transistor ngày càng giảm xuống dẫn đến một loạt cảitiến; đó là diện tích chiếm chỗ của vi mạch giảm, tốc độ làm việc tăng, hiệu suất sử dụngnăng lượng tăng và giá thành chế tạo giảm Hơn nữa, nhờ vào sự đơn giản và khả năngtiêu tán công suất tương đối thấp của mạch CMOS, người ta có thể thực hiện vi mạch cómật độ tích hợp cao mà vốn không thể làm được nếu dựa trên các transistor lưỡng cựcLúc ban đầu, người ta chỉ có thể tìm thấy các hàm logic CMOS chuẩn trong vi mạchtích hợp số họ 4000 Sau đó, nhiều hàm trong họ 7400 bắt đầu được chế tạo bằng kỹ thuậtCMOS, NMOS, BiCMOS và các kỹ thuật khác

Các mạch tích hợp quy mô lớn (LSI) của Silicon đã tiến bộ đáng kể trong 30 nămqua Đặc biệt,công nghệ bán dẫn oxit kim loại bổ sung (CMOS) đã đóng một vai trò tolớn trong quá trình trong số các LSI Bằng cách giảm kích thước của các bóng bán dẫnhiệu ứng trường MOS (FET), số lượng bóng bán dẫn trong một chip tăng và chức năngcủa LSI được cải thiện Đồng thời, tốc độ chuyển đổi của MOSFET và mạch tăng và tốc

độ hoạt động của LSI được cải thiện

Ngược lại, công nghệ hệ thống trên chip đã được sử dụng rộng rãi, và kết quả là LSI

hệ thống yêu cầu một số chức năng như chức năng logic, bộ nhớ và tương tự Hơn nữa, LSIs hệ thống đôi khi cần một logic tốc độ siêu cao hoặc một chức năng tương

tự tần số siêu cao Trong một số trường hợp, công nghệ bipolar-CMOS (BiCMOS) rấthữu ích

Chương 1 : Giới thiệu chung

Qua tìm hiểu lịch sử ngành thiết kế IC thì có rất nhiều công nghệ chế tạo

ra một con chip tương tự như công nghệ TTL, ECL, CMOS, BiCMOS Cóthể ngạc nhiên khi biết rằng Transistor hiệu ứng trường đã có trước việc tạo raTransistor lưỡng cực ít nhất 20 năm Tuy nhiên, Transistor lưỡng cực bắt kịpthương mại nhanh hơn, với chip đầu tiên làm bằng Transistor lưỡng cực xuấthiện vào những năm 1960, với công nghệ sản xuất MOSFET được hoàn thiệnvào những năm 1980 và sớm vượt qua người anh em họ lưỡng cực của chúng.Máy tính nhúng đầu tiên trên thế giới- Apollo 11 hạ cánh trên Mặt trăngnhờ máy tính hướng dẫn Apollo mang tính cách mạng Nó được tạo ra bằngcách sử dụng các IC cổng NOR ba đầu vào kép nguyên thủy, chỉ bao gồm 3

Transistor trên mỗi cực cổng Điếu này đã tạo ta loạt chip logic TTL

(Transistor-Transistor Logic) phổ biến, được xây dựng bằng cách sử dụng

các Transistor lưỡng cực Những con chip này chạy nguồn 5V và tốc dộ có thểlên đến 25MHz

Một loạt logic dựa trên Transistor lưỡng cực khác là chuỗi ECL

(Emitter Coupled Logic) chạy trên điện áp âm, về cơ bản là hoạt động ngược

so với công nghệ TTL tiêu chuẩn, ECL có thể chạy tới 500MHz

Khoảng thời gian này thì công nghệ CMOS (Complementary

Metal-Oxide-Semiconductor- Chất bán dẫn oxit kim loại bổ sung) nó sử dụng cả

thiết bị kênh N và kênh P, do vậy mà nó có tên “bổ sung” CMOS là một trongnhững bộ khuếch đại cơ bản, linh hoạt và tích hợp nhất xây dựng khối củanhiều mạch và hệ thống tín hiệu tương tự và hỗn hợp Chúng được sử dụngrộng rãi một loạt các ứng dụng như bộ so sánh, bộ phân biệt, ứng dụng sailệch được và nhiều ứng dụng khác Các nhà thiết kế vi mạch có xu hướng thiết

kế các hệ thống với một hành vi cực chi phối duy nhất bởi vì chúng dễ dàngđược phân tích và có thể chấp nhận phản hồi tiêu cực mà không có vấn đề ổnđịnh

BiCMOS: Đây là sản phẩm kết hợp công nghệ lưỡng cực TTL với công

nghệ CMOS nhờ đó tận dụng được cả 2 ưu điểm của 2 cộng nghệ là tốc độnhanh và công suất tiêu tán thấp Nó giảm được 75% công suất tiêu tán so vớiloại 74F trong lúc vẫn giữ được tốc độ và đặc điểm điều khiển tương đương

Nó cũng có chân ra tương thích với TTL và hoạt động ở áp nguồn 5V Tuy

nhiên BiCMOS thường chỉ được tích hợp ở quy mô vừa và lớn dùng nhiều

trong giao diện vi xử lí và bộ nhớ, như mạch chốt, bộ đệm, bộ điều khiển hay

bộ thu phát

Ví dụ về các cổng logic thiết kế theo từng công nghệ như trong Hình 1.4:

(a) (b)

(c) (d)

1: (a)CMOS Logic (b)TTL Logic

(c)ECL Logic (d)BiCMOS Logic

Ở phần 1, chúng ta kết thúc ở giới thiệu tổng quát về các công nghệthiết kế Trong phần 2, Chúng ta cùng đi tìm hiểu sâu hơn về công nghệCMOS, công nghệ được sử dụng trong lĩnh vực thiết kế mạch tích hợp tương

tự phổ biến nhất

Chương 2 Công nghệ CMOS

2.1 Cấu trúc thiết bị và các bước quy trình chế tạo cơ bản

CMOS lần đầu tiên được đề xuất bởi Wanlass và Sah vào năm 1963 Mặc dù CMOSquy trình phức tạp hơn quy trình NMOS, nó cung cấp cả kênh n (NMOS) và kênh p(PMOS) trên cùng một chip và các mạch CMOS có thể đạt được mức tiêu thụ điện năngthấp hơn Do đó, quy trình CMOS đã được sử dụng rộng rãi như một quy trình chế tạoLSI

Hình 2.1 mô tả cấu trúc của một thiết bị CMOS Mỗi “FET” bao gồm điện cực cổng,nguồn, máng và độ lệch cổng kiểm soát dòng sóng mang từ nguồn đến kênh

Hình 2.2 cho thấy quy trình chế tạo cơ bản Bước đầu tiên của quá trình là sự hìnhthành của Tub p và Tub n (Tub đôi hoặc giếng đôi) trong nền silicon Vì CMOS có hailoại FET, NMOS hình thành trong Tub p và PMOS nằm trong Tub n

Quá trình cô lập là sự hình thành oxit trường để tách từng vùng hoạt động MOSFETtrong cùng một Tub Sau đó, tạp chất được pha tạp vào vùng kênh để điều chỉnh điện áp

ngưỡng V th cho mỗi loại FET Lớp cách điện cổng thường là silicon dioxide (SiO2), đượctăng trưởng bằng quá trình oxy hóa nhiệt, bởi vì mật độ giữa SiO2 và chất nền silic là nhỏ.Polysilicon được gửi dưới dạng điện cực cổng vật liệu và điện cực cổng được tạo mẫubằng cách khắc ion phản ứng (RIE)

Chiều dài cổng L g đóng vai trò quan trọng vì L g xác định hiệu suất của MOSFET và

nó nên nhỏ để cải thiện hiệu suất thiết bị Tạp chất được pha tạp trong các khu vực nguồn

và máng của MOSFET bằng cách cấy ion Trong bước quy trình này, các điện cực cổnghoạt động như một mặt nạ tự căn chỉnh để che các lớp kênh Sau đó, quá trình ủ nhiệtđược thực hiện để kích hoạt tạp chất của các lớp khuếch tán

2.2 Các bước quy trình chính trong chế tạo thiết bị

2.2.1 Thành phần phiến đế

Hầu hết tất cả các tinh thể silicon cho các ứng dụng LSI đều được điều chế bằngphương pháp tăng trưởng tinh thể Czochralski, vì nó thuận lợi cho việc hình thành cáctấm wafer lớn Tấm Wafer thường được sử dụng cho MOS, bởi vì mật độ ngắt chươngtrình thông dụng của chúng nhỏ hơn mật độ bẫy và định hướng Các pha tạp nhẹ trongphiến đế thuận tiện cho sự khuếch tán của Tub và giảm điện dung ký sinh giữa các phiến

đế silicon và vùng Tub Là nguyên liệu ban đầu, được pha tạp nhẹ (≈ 1015 nguyên tử/cm3)phiến đế loại p thường được sử dụng

Hình 2.1 cấu trúc của thiết bị CMOS (a) Hình cắt ngang của CMOS (b) Nhìn đơn

Cách tiếp cận khác là sử dụng một Tub n Như trong Hình 2.3 (b), NMOS được hìnhthành trong chất nền p

Hình 2.3 (c) cho thấy cấu trúc hai Tub sử dụng hai Tub riêng biệt cấy vào silicon cơchất Trong trường hợp này, cấu hình pha tạp chất trong mỗi khu vực Tub có thể đượckiểm soát độc lập, và do đó không loại thiết bị pha tạp quá mức

Trong một số trường hợp, chẳng hạn như LSI tín hiệu hỗn hợp, lớp sâu Tub đôi n khiđược hình thành tùy ý, như được hiển thị trong Hình 2.3 (d), để ngăn nhiễu đàm thoạichéo giữa các mạch kỹ thuật số và mạch tương tự Trong cấu trúc này, cả hai Tub n vàTub p đều được cách ly về điện với giá thể và các Tub nên được thu hẹp, tuy nhiên, một

cơ chế không mong muốn, sự chootyd lại nổi tiếng, có thể xảy ra

Latch-up, tức là dòng chảy của dòng điện cao giữ VDD và VSS, được gây ra bởi lưỡngcực pnp bên ký sinh hoạt động của Trans đường giao nhau ngang(L-BJT) và Trans đườnggiao nhau lưỡng cực npn dọc (V-BJT) như được hiển thị trong Hình 2.3 (a), và nó đôi khiphá hủy các chức năng của LSI Bộ sưu tập của mỗi lưỡng cực này các Trans tiếp giápnuôi các cơ sở của nhau và cùng nhau tạo nên cấu trúc thyristor pnpn Để ngăn chặn chốtlại, điều quan trọng là phải giảm dộ lợi hiện tại, hFE, của các Trans tiếp giáp lưỡng cực kýsinh này, và nồng độ pha tạp của khu vực Tub phải cao hơn Do đó, hiệu suất thiết bị triệttiêu vì điện dung mối nối lớn

Để tránh vấn đề này, một số kỹ thuật đã được đề xuất, chẳng hạn như p+ hoặc n+ lớpchôn dưới Tub p như trong Hình 2.3 (e), việc sử dụng cấy ghép Tub p liều cao, nănglượng cao, và kháng shunt đối với các điểm nối cực phát-gốc của các Trans tiếp giáplưỡng cực ký sinh Nó cũng có hiệu quả để cung cấp nhiều liên hệ tốt để ổn định tiềmnăng và do đó ngăn cách chốt lại Gần đây, chất nền với silicon biểu mô p trên chất nền

p+, như trong Hình 2.3 (f), cũng là được sử dụng để ổn định tìm năng cho các LSI logictốc độ cao

Hình 2.3 Cấu trúc ống của CMOS (a) Tub p (b) Tub n (c) Tub đôi (d) Tub ba (e)

Tub đôi có chôn lớp p + và n + (f) Tub đôi trên chất nền p-epi/p + 2.2.3 Cô Lập

Quá trình oxy hóa cục bộ của silic (LOCOS) là một quá trình cô lập được sử dụngrộng rãi, bởi vì kỹ thuật này có thể cho phép các lớp dừng kênh được hình thành tự cănchỉnh với khu vực Transistor hoạt động Nó cũng có lợi thế làm lõm khoảng một nửatrường oxit xuống dưới bề mặt silic, làm cho bề mặt phẳng hơn

Hình 2.4 cho thấy quá trình cô lập LOCOS Đầu tiên, silicon nitride và padoxxit đượckhắc để xác định vùng hoạt động của Trans Sau khi cấy kênh như Hình 2.4 (a), oxittrường được tăng có chọn lọc, thường có độ dày vài trăm nanomet

Một nhược điểm của LOCOS là sự tham gia của nitơ vào lớp che phủ của siliconnitride đôi khi gây ra sự hình thành một lớp nitride rất mỏng trong vùng hoạt động vàđiều này thường cản trở sự phát triển tiếp theo của cổng oxit, do đó gây ra điện áp đánhthủng cổng thấp của các oxit Để ngăn chặn vấn đề này, một oxit giả được phát triển vàsau đó được loại bỏ trước quá trình oxy hóa cổng sau khi loại bỏ silicon nitride che phủ.Ngoài ra, sự lan truyền theo chiều của oxit trường đặt ra một vấn đề liên quan đếnviệc giảm khoảng cách giữa các khu vực trans hoạt động để nhận ra mật độ đóng gói cao

Sự lan truyền bên này bị triệt tiêu bằng cách tăng độ dày của nitride silic và giảm độ dàycủa oxit đệm Tuy nhiên, có một sự đánh đổi với sự ra đời của silicon.

Gần đây, cô lập rãnh cạn đã trở thành một quá trình đối với thiết bị CMOS Hình 2.5cho thấy quy trình của STI Sau khi tạo rãnh vào giá thể bởi RIE như trong hình 2.5 (a),rãnh được lấp đầy bằng chất cách điện như silicon dioxide như hình minh họa trong Hình2.5 (b) Cuối cùng, bằng cách làm phẳng với đánh bóng cơ học hóa học (CMP), làm đầyvậy liệu trên khu vực Trans hoạt động được loại bỏ, như Hình 2.5 (c)

STI là một kỹ thuật hữu ích để giảm kích thước không chỉ khoảng cách giữa các khuvực hoạt động Tuy nhiên, vấn đề ứng suất cơ học vẫn còn, và một số phương pháp đãđược đề xuất đẻ đối phó với nó

2.2.4 Pha tạp kênh

Để điều chỉnh điện áp ngưỡng của MOSFET Vth theo yêu cầu của thiết kế mạch,quá trình pha tạp kênh thường được yêu cầu Việc pha tạp được thực hiện bằng cách cấyion thông thường

Hình 2.4 Quy trình oxy hóa cục bộ silicon: (a) sau khi khắc silicon nitride/pad oxit

và cấy dừng kênh, (b) sau quá trình oxy hóa trường, tạo ra mảng oxynitride trên

nitride.

Hình 2.5 Quy trình xử lý STI (a) các rãnh được hình thành bởi RIE (b) Làm đầy

bằng cách lắng đọng SiO 2 (c) Planarization by CMP

Hình 2.6 Quy trình pha tạp kênh.

Màng oxit giả (10 đến 30 nm) được phát triển nhiệt trên phiến đế để bảo vệ bề mặtkhỏi nhiễm bẩn, như trong Hình 2.6 Lớp oxit giả này được loại bỏ trước khi quá trìnhoxy hóa cổng Hình 2.7 mô tả cấu trúc CMOS điển hình có pha tạp kênh Trong trường

hợp này, điện cực n+ cổng polysilicon được sử dụng cho cả n- và p- MOSFET và do đó,loại CMOS này được gọi là cổng đơn CMOS Vai trò của pha tạp kênh là tăng cườnghoặc nâng cao điện áp ngưỡng của n- MOSFET Nó mong muốn rằng nồng độ của ống pđược giữ ở mức thấp hơn để giảm điện dung tiếp giáp của nguồn và làm ráo nước Do đó,cần phải có sự pha tạp kênh của tạp chất loại p Dòng rò từ nguồn ra nguồn trongMOSFET kênh ngắn dòng chảy theo đường dẫn sâu hơn như trong Hình 2.8 đây được gọi

là kênh ngắn các hiệu ứng Do đó, pha tạp nặng ở vùng sâu hơn có hiệu quả để ngăn chặnhiệu ứng kênh ngắn Sự pha tạp này được gọi là cấy ion sâu

Hình 2.7 Sơ đồ mặt cắt của cấu trúc CMOS một cổng

Hình 2.8 Dòng rò trong MOSFET kênh ngắn

Trong trường hợp p- MOSFET với điện cực cổng polysilicon n+, điện áp ngưỡng trởnên quá cao theo chiều âm nếu không có pha tạp kênh Để điều chỉnh điện áp ngưỡng,siêu nông vùng pha tạp p được hình thành bởi sự cấy kênh của boron Lớp pha tạp p nàythường được gọi là lớp chống pha tạp hoặc lớp kênh bị chôn vùi và p-MOSFET có cấutrúc này được gọi là lớp chôn kênh MOSFETs (Ngược lại, MOSFET không có lớp kênh

bị chôn vùi được gọi là kênh bề mặt MOSFET n-MOSFET trong trường hợp này là

MOSFET kênh bề mặt.) Trong trường hợp kênh chôn, hiệu ứng kênh ngắn nghiêm trọnghơn, và do đó, cấy sâu tạp chất loại n như thạch tín hoặc phốt pho là cần thiết để ngănchặn chúng.

Trong CMOS độ dài cổng submicron sâu, rất khó để ngăn chặn hiệu ứng kênh ngắn,

và do đó, điện cực p+ polysilicon được sử dụng cho p-MOSFETs như trong Hình 2.9 Đốivới n-MOSFET, điện cực n + polysilicon được sử dụng Do đó, loại CMOS này được gọi

là CMOS cổng kép Trong trường hợp p+ polysilicon p-MOSFET, điện áp ngưỡng trở nêngần bằng 0V vì sự khác biệt trong chức năng giữa điện cực cổng n- và p-polysilicon, và

do đó, không cần lớp chôn Thay vào đó, cần pha tạp kênh tạp chất loại n như asen đểtăng điện áp ngưỡng một chút theo chiều âm

Sự phân phối lại tạp chất trong quá trình sản xuất LSI ở nhiệt độ cao đôi khi làm chogiao diện kênh rộng hơn, gây ra hiệu ứng kênh ngắn Để ngăn chặn sự phân phối lại, hãypha tạp với hằng số khuếch tán thấp hơn, chẳng hạn như indium, được sử dụng thay vìboron

Với mục đích hiện thực hóa một Trans hiệu suất cao, điều quan trọng là phải giảmdung lượng mối nối Để nhận ra điện dung tiếp giáp thấp hơn, cấu trúc kênh khuếch táncục bộ, như được hiển thị trong Hình 2.10, được đề xuất Vì lớp kênh chỉ tồn tại xungquanh điện cực cổng, nên dung lượng tiếp giáp thời gian của nguồn và máng được giảmđáng kể

Hình 2.9 Sơ đồ mặt cắt của cấu trúc CMOS cổng kép.

đã trở nên mỏng hơn Nói chung, độ dày của cổng oxit là 7–8 nm đối với MOSFET chiềudài cổng 0,4 µ m và 5–6 nm đối với MOSFET có chiều dài cổng 0,25 µ m.

Silicon dioxide thường được sử dụng cho các chất điện môi cổng, được hình thànhbằng một số phương pháp, chẳng hạn như oxy hóa O2 khô và oxy hóa ướt hoặc hơi nước(H2O) Hơi nước được tạo ra do phản ứng của H2 và O2 môi trường xung quanh trong

lò Gần đây, quá trình oxy hóa H2O đã được sử dụng rộng rãi cho quá trình oxy hóa cổng

vì có khả năng kiểm soát tốt độ dày oxit và độ tin cậy cao

Trong trường hợp cấu trúc CMOS cổng kép như trong Hình 2.9, sự thâm nhập boron

từ cổng p+ điện cực đến vùng kênh thông qua cổng silicon dioxide, được mô tả trong phầnsau, làvấn đề Để ngăn chặn vấn đề này, oxynitride đã được sử dụng làm vật liệu điệnmôi cổng Trongnói chung, điện môi cổng oxynitride được hình thành bởi quá trình ủtrong NH3, NO (hoặc N2O) sau silicon oxy hóa, hoặc bằng cách oxy hóa trực tiếp silictrong môi trường xung quanh NO (hoặc N2O) Hình 2.11 cho thấy cáchồ sơ nitơ của điệnmôi cổng oxynitride Gần đây, quá trình nitrid hóa plasma từ xa đã được nhiềuđã đượcnghiên cứu và báo cáo rằng điện môi cổng oxynitride được nuôi cấy bằng phương phápplasma từ xa cho thấychất lượng và độ tin cậy tốt hơn so với trồng bằng phương phápnitrat hóa silic

Trong chế độ thiết bị CMOS dưới một phần tư micrômet, độ dày ôxít cổng gần vớigiới hạn của dòng chảy đường hầm, độ dày khoảng 3 nm Để ngăn chặn dòng điện đườnghầm, hằng số điện môi cao, các vật liệu κ, chẳng hạn như Si3NO4 và Ta2O5, được đề xuấtthay cho silicon dioxide Trong những trường hợp này, độ dày của cổng cách điện có thểđược lưu giữ tại một giá trị tương đối dày, bởi vì cao κ cách điện nhận điện dung cổngcao, và do đó khả năng lái xe tốt hơn.

Hình 2.11 Hồ sơ nồng độ oxy, nitơ và silic của điện môi cổng oxynitride được đo

bằng AES.

2.2.6 Hình thành điện cực cổng

Polysilicon pha tạp nhiều đã được sử dụng rộng rãi cho điện cực cổng vì tính ổn địnhcủa nó đối với nhiệt độ cao chế tạo LSI Để giảm điện trở của điện cực cổng góp phầnđáng kể vào thời gian trễ RC, các silicit của kim loại chịu lửa đã được đưa vào điện cựcpolysilicon Polycide, kỹ thuật kết hợp silicide kim loại chịu lửa trên polysilicon pha tạp,

có ưu điểm là bảo toàn các tính chất điện và vật lý tốt ở mặt phân cách giữa polysilicon

và cổng oxit đồng thời, điện trở tấm của điện cực cổng giảm đáng kể

Để pha tạp polysilicon cổng, cấy ion thường được sử dụng Trong trường hợp dopingnặng, sự thâm nhập dopant từ polysilicon pha tạp boron đến vùng kênh nền silicon mặc

dù cổng oxit xuất hiện trong quá trình chế tạo LSI ở nhiệt độ cao như thể hiện trong Hình2.12 (Ngược lại, thông thường, sự xâm nhập của chất pha tạp loại n, chẳng hạn như phốtpho hoặc asen không xảy ra.) Khi pha tạp chất vào polysilicon không đủ, sự suy giảmđiện cực cổng xảy ra như hình bên trong Hình 2.13, dẫn đến giảm đáng kể khả năngtruyền động của bóng bán dẫn như trong Hình 2.14 Có sự đánh đổi giữa sự thâm nhậpboron và sự suy giảm điện cực cổng, và nhiệt tối ưu hóa quy trình là bắt buộc Gần đây,

cổng polysilicon germanium (SiGe) FET được chứng minh để ngăn chặn hiện tượng cạnkiệt này của điện cực cổng.

Chiều dài cổng là một trong những kích thước quan trọng nhất xác định hiệu suấtMOSFET, và do đó quy trình in thạch bản để tạo mẫu điện cực cổng đòi hỏi công nghệ

có độ phân giải cao

Trong trường hợp nguồn sóng ánh sáng, vạch g (bước sóng 436 nm) và vạch i (365nm) của đèn thủy ngân là những phương pháp phổ biến Gần đây, một quy trình có độphân giải cao hơn, in thạch bản bằng laser excimer, đã được sử dụng Trong quy trìnhlaser excimer, KrF (248 nm) và ArF (193 nm) đã được đề xuất và phát triển Đối với điệncực có chiều dài cổng khoảng 0,25 µ m, quy trình laser excimer KrF được sử dụng rộngrãi trong sản xuất của các thiết bị Ngoài ra, kỹ thuật in thạch bản chùm tia điện tử và tia

X đang được nghiên cứu cho phép in thạch bản nhỏ hơn 0,1 µ m

Để khắc polysilicon cổng, quy trình RIE có độ chọn lọc cao được yêu cầu để chọnpolysilicon từ SiO2, bởi vì cổng điện môi bên dưới polysilicon là một màng rất mỏngtrong trường hợp của các thiết bị gần đây

2.2.7 Nguồn/ hình thành cực máng

Các lớp khuếch tán nguồn và máng được hình thành bởi quá trình cấy ion Như một

hệ quả của giảm kích thước Trans ở cửa máng (giao diện của vùng kênh và máng) nơi pnphân cực ngược các mối nối tồn tại, trường điện cao hơn đã được quan sát thấy Kết quả

là, các nhà cung cấp dịch vụ trên các giao điểm này đột ngột tăng tốc và trở thành sóngmang nóng, gây ra vấn đề nghiêm trọng về độ tin cậy cho MOSFET

Hình 2.12 Sự xâm nhập của dung môi từ polysilicon pha tạp bo vào vùng kênh nền

silicon

Hình 2.13 Sự cạn kiệt của điện cực cổng trong trường hợp không pha tạp chất vào

điện cực cổng vừa đủ

Hình 2.14 Đặc tính I D , g m – V G cho các điều kiện nhiệt khác nhau.

Trong trường hợp 800℃ 30 phút, đáng kể giảm khả năng truyền động của bóng

bán dẫn xảy ra do sự cạn kiệt của điện cực cổng.

Hình 2.15 Quy trình của cấu trúc LDD (a) Mẫu điện cực cổng sau (b) Cấy ghép mở

rộng.(c) Hình thành miếng đệm vách ngăn (d) Cấy nguồn / dẫn lưu

Để ngăn chặn vấn đề sóng mang nóng, cấu trúc pha tạp kênh nhẹ (LDD) được đềxuất LDD quy trình được thể hiện trong Hình 2.15 Sau khi hình thành điện cực cổng,việc cấy ion được thực hiện để tạo các lớp mở rộng và điện cực cổng đóng vai trò tự cănchỉnh bao phủ kênh như trong Hình 2.15 (b) Nói chung, asen được pha tạp cho phần mởrộng kiểu n của NMOS, và BF2 cho phần mở rộng loại p của PMOS Để ngăn chặn hiệuứng kênh ngắn, cấu hình tạp chất của phần mở rộng phải được rất cạn

Mặc dù độ giãn nông có thể được thực hiện bằng cách cấy ion với liều lượng thấp,điện trở suất của các lớp mở rộng trở nên cao, và do đó, các đặc tính MOSFET bị suygiảm Do đó, rất khó để đáp ứng hai yêu cầu này Ngoài ra, sự khuếch tán tạp chất trongphần mở rộng này ảnh hưởng đến hiệu ứng kênh ngắn đáng kể Như vậy cần giảm thiểuquá trình nhiệt sau khi tạo hình giãn nở

Phim cách nhiệt, chẳng hạn như Si3N4 hoặc SiO2, được lắng bằng phương pháp lắngđọng hơi hóa học Sau đó, quá trình xử lý RIE khắc trở lại được thực hiện trên toàn bộtấm wafer, và kết quả là màng cách nhiệt vẫn còn chỉ ở phía điện cực cổng như hình 2.15(c) Màng còn lại này được gọi là miếng đệm thành bên Bộ đệm này hoạt động như mộtmặt nạ tự căn chỉnh cho pha tạp nguồn / máng n+ và p+ sâu , như thể hiện trong Hình 2.15(d) Nói chung, asen được pha tạp cho độ sâu nguồn / máng của NMOS, và BF2 cho

PMOS Trong cổng kép quy trình CMOS, cổng polysilicon cũng được pha tạp trong bướcquy trình này để ngăn chặn sự suy giảm điện cực cổng.

Sau đó, để làm cho các tạp chất pha tạp hoạt hóa bằng điện và để phục hồi tổn thương

do cấy ghép, một quá trình ủ, chẳng hạn như ủ nhiệt nhanh (RTA), được thực hiện

Theo luật chia tỷ lệ MOSFET, khi chiều dài cổng và các kích thước khác bị thu hẹptheo hệ số k , độ sâu khuếch tán cũng cần được thu hẹp 1 / k Do đó, độ sâu khuếch táncủa phần mở rộng được yêu cầu phải đặc biệt nông

Hình 2.16 Sự phụ thuộc của độ trễ lan truyền (tpd) của bộ nghịch lưu CMOS vào hệ

số tỷ lệ, k, hoặc chiều dài cổng

Một số phương pháp đã được đề xuất để hình thành một đường giao nhau siêunông Ví dụ, rất thấp tăng tốc cấy điện áp, phương pháp pha tạp plasma, và cấy các phân

tử nặng, chẳng hạn như B10H14 cho phần mở rộng kiểu p, đang được nghiên cứu

2.2.8 Kĩ thuật Saliccide

Khi kích thước theo chiều dọc của Trans được giảm xuống cùng với việc giảm quy

mô thiết bị, sự gia tăng được nhìn thấy trong điện trở tấm; cả hai lớp khuếch tán, chẳnghạn như nguồn và máng, và các màng polysilicon, chẳng hạn như làm điện cựccổng Điều này đang trở thành một vấn đề nghiêm trọng trong hoạt động tốc độ cao củatích hợp chu trình

Hình 2.16 cho thấy sự phụ thuộc của thời gian trễ lan truyền ( tpd ) của bộ biến tầnCMOS vào tỷ lệ hệ số k hoặc chiều dài cổng Các kết quả này thu được bằng các môphỏng trong đó hai trường hợp xem xét Đầu tiên là trường hợp các tiếp điểm nguồn và

máng với đường kim loại được thực hiện tại cạnh của các lớp khuếch tán, như được minhhọa trong hình bên trong Trong một bố cục LSI thực tế, nó thường xảy ra sự tiếp xúckim loại với nguồn hoặc máng chỉ có thể được thực hiện đối với một phần của các lớpkhuếch tán, vì nhiều các đường tín hiệu hoặc đường dây điện khác băng qua các lớpkhuếch tán Trường hợp khác là trong đó nguồn và máng các tiếp điểm bao phủ toàn bộdiện tích của nguồn và các lớp thoát nước, do đó làm giảm điện trở dòng khuếch tán Nó

là rõ ràng rằng nếu không có kỹ thuật để giảm điện trở dòng khuếch tán, các giátrị tpd không thể tiếp tục giảm như kích thước Trans được giảm xuống; chúng sẽ bão hòa

ở độ dài cổng khoảng một phần tư micron

Để ngăn chặn vấn đề này - sức kháng cự cao của các lớp khuếch tán nông và màngpolysilicon mỏng, các cấu trúc silicide (chất khử muối) được căn chỉnh cho nguồn, máng

và cổng đã được đề xuất, như thể hiện trong Hình 2.17

Đầu tiên, một màng kim loại như Ti hoặc Co được lắng đọng trên bề mặt củaMOSFET sau khi hình thành của điện cực cổng polysilicon, thành bên cổng và các lớpkhuếch tán nguồn và máng, như được hiển thị trong Hình 2.17 (b) Phim sau đó được ủbởi RTA trong môi trường trơ Trong quá trình ủ, các khu vực của màng kim loại tiếpxúc trực tiếp với lớp silicon — tức là nguồn, máng và các điện cực cổng — được chuyểnđổi một cách có chọn lọc thành silicide và các khu vực khác vẫn là kim loại, như thể hiệntrong Hình 2.17 (c)

Hình 2.17 Một quy trình điển hình và mặt cắt ngang của quy trình diệt muối (a) Sự hình thành MOSFET (b) Sự lắng đọng kim loại (c) Silic hóa bằng cách ủ nhiệt (d)

Loại bỏ kim loại không phản ứng

Kim loại còn lại có thể bị ăn mòn bằng dung dịch axit như H2O2 + H2SO4, để lạisilicide tự căn chỉnh với điện cực nguồn, máng và cổng, như trong Hình 2.17 (d) Khi quy

trình diệt muối lần đầu tiên được sử dụng, ủ lò là cách xử lý nhiệt phổ biến nhất quytrình; tuy nhiên, RTA đã thay thế quá trình ủ trong lò từ sớm, vì rất khó để ngăn chặn mộtlượng nhỏ chất oxy hóa xâm nhập qua lỗ mở lò, và những chất này làm phân hủy silicidemàng đáng kể vì kim loại silicide dễ bị oxy hóa Ngược lại, RTA làm giảm vấn đề oxyhóa này đáng kể, dẫn đến giảm sự hư hỏng của màng và do đó là khả năng kháng của nó.Đối với các FET có chiều dài cổng dưới nửa micrômet, TiSi2 được sử dụng rộng rãinhư một chất silicide trong các ứng dụng LSI Tuy nhiên, trong trường hợp MOSFEThình học siêu nhỏ cho VLSI, việc sử dụng TiSi2 phải tuân theo một số các vấn đề KhiTiSi 2 được làm dày, một lượng lớn silicon được tiêu thụ trong quá trình silic hóa, vàđiều này sẽ dẫn đến vấn đề rò rỉ đường giao nhau ở nguồn hoặc máng Ngược lại, nếumột lớp mỏng của TiSi2 được chọn, sự kết tụ của màng xảy ra ở nhiệt độ silicid hóa caohơn.

Tuy nhiên, CoSi2 và NiSi có cửa sổ nhiệt độ silicid hóa lớn cho độ bền của tấm thấp;

do đó, nó được kỳ vọng sẽ được sử dụng rộng rãi làm vật liệu silicid hóa cho các ứngdụng VLSI tiên tiến

2.2.9 Kim loại hóa

Nhôm được sử dụng rộng rãi làm kim loại dây dẫn cho VLSI Tuy nhiên, trongtrường hợp CMOS giảm kích thước, di chuyển điện tích (EM) và lực di chuyển(SM) trởthành những vấn đề nghiêm trọng Để ngăn chặn những xác suất này- lems, Al – Cu(thường ~ 0,5 trọng lượng% Cu) là vật liệu làm dây hữu ích Ngoài ra, đường giao nhausiêu nông

Hình 2.18 Hình cắt ngang của quá trình kim loại hóa nhiều lớp

Công nghệ Vật liệu k thấp Hằng số điện môi

65nm SiOC:H 2.5

Bảng 2.1 Vật liệu thấp cho lớp xen kẽ

đối với CMOS thu nhỏ đôi khi cần kim loại chắn như TiN, giữa kim loại và silicon, đểngăn chặn dòng rò đường giao nhau Hình 2.18 cho thấy mặt cắt ngang của cấu trúc kimloại hóa nhiều lớp Như một hệ quả của CMOS giảm tỷ lệ, liên hệ hoặc thông qua tỷ lệkhung hình trở nên lớn hơn và do đó, lấp đầy liên hệ hoặc thông qua nó không thíchđáng Do đó, các kỹ thuật làm đầy mới, chẳng hạn như W-plug, được sử dụng rộng rãi.Ngoài ra, xét cả độ tin cậy và điện trở suất thấp, Cu là vật liệu làm dây hữuích Trong trường hợp của các liên kết Cu, độ dày kim loại có thể được giảm xuống đểnhận ra cùng một điện trở liên kết của alumi- trường hợp num Việc giảm độ dày kim loại

là hữu ích để giảm điện dung giữa các đặc kết nối các dây dẫn, dẫn đến hoạt động tốc độcao của mạch Để giảm độ trễ RC của dây trong CMOS LSI, không chỉ vật liệu làm dây

mà cả vật liệu lớp xen kẽ cũng rất quan trọng Đặc biệt, vật liệu κ thấp, Film được nghiêncứu rộng rãi Bảng 2.1 cho thấy khác nhau thấp κ Film cho các thiết bị hình học siêunhỏ Ngoài ra, một số vật liệu thấp được chứng minh cho quá trình nút sub-50 nm

Trong trường hợp nối dây Cu, quá trình kép damascene đang được sử dụng rộng rãi, vì

nó khó để nhận ra mẫu Cu tốt bằng RIE Hình 2.19 mô tả dòng quá trình kim loại hóa képdamascen của Cu Sau khi lắng đọng lớp xen kẽ phủ điện môi thể hiện như trong Hình2.19 (a), rãnh cho qua khu vực tiếp xúc và đi dây được hình thành như trong Hình 2.19(b) Bằng cách sử dụng phương pháp mạ điện, màng Cu được lắng đọng, và sau đó quátrình CMP được thực hiện để phẳng hóa như trong Hình 2.19 (c) Cần lưu ý rằng một ràocản kim loại, chẳng hạn như TiN, rất cần thiết giữa Cu và lớp xen phủ để ngăn cản sựkhuếch tán Cu vào các lớp điện môi

2.3 Thiết bị thụ động cho hoạt động tương tự

Công nghệ hệ thống trên chip đã được sử dụng rộng rãi và do đó, hệ thống LSI đôikhi yêu cầu các chức năng tương tự Trong trường hợp này, các thiết bị thụ động tương tựnên được tích hợp, như trong Hình 2.20

Hình2.19 Quy trình damascene kép dòng chảy điển hình (a) Lắng đọng màng điện môi giữa các lớp (b) Qua sự hình thành (c) Cu (M2) lắng đọng và phẳng hóa

Hình 2.20 Các thiết bị thụ động khác nhau cho ứng dụng tương tự

Điện trở và tụ điện đã có hiệu suất tốt, ngay cả đối với các ứng dụng tần số cao Tuynhiên, rất khó để nhận ra một cuộn cảm chất lượng cao trên chip silicon, vì suy hao điệncảm trong chất nền silicon, trong đó điện trở suất thấp hơn điện trở suất trong chất bándẫn hợp chất, chẳng hạn như GaAs, chất nền Điện trở tấm tương đối cao hơn của dâynhôm được sử dụng cho LSI mật độ cao là một vấn đề Gần đây, chất lượng của cuộncảm đã được cải thiện bằng cách sử dụng dây Al hoặc Cu dày hơn và bằng cách tối ưuhóa cấu trúc chất nền

2.4 Công nghệ bộ nhớ nhúng

2.4.1 DRAM nhúng

Đã có một động lực mạnh mẽ để hợp nhất các mảng tế bào DRAM và mạch logictrong một chip silicon duy nhất Cách tiếp cận này làm cho nó có thể nhận ra băng thôngcao giữa bộ nhớ và logic, năng lượng thấp tiêu thụ và dấu chân nhỏ của chip Để hợp nhấtlogic và DRAM thành một chip duy nhất, nó là cần thiết để thiết lập tích hợp quy trìnhcho DRAM nhúng Hình 2.21 cho thấy các cấu trúc của DRAM nhúng Tuy nhiên, quytrình logic và quy trình DRAM không tương thích với lẫn nhau Có nhiều biến thể và tùychọn trong việc xây dựng tích hợp quy trình nhất quán cho DRAM được nhúng

 Tế bào tụ điện rãnh so với tế bào tụ điện xếp chồng

Có hai loại cấu trúc tế bào DRAM: tế bào tụ điện xếp chồng và tụ điện rãnh

Trong công nghệ tế bào rãnh, quá trình tụ điện tế bào được hoàn thành trước khi quátrình oxy hóa cổng Do đó, có không phải là quá trình nhiệt do sự hình thành tụ điện tếbào sau khi hình thành MOSFET Lợi ích khác của ô rãnh là có rất ít sự khác biệt vềchiều cao giữa vùng mảng tế bào và mạch ngoại vi vùng

Trong ô tụ điện xếp chồng lên nhau, sự chênh lệch chiều cao gây ra các lỗ tiếp xúc tỷ

lệ khung hình cao và khó khan trong quá trình phẳng hóa sau khi hình thành tế bào Cácbước hình thành MOSFET được theo sau bởi các bước hình thành tụ điện xếp chồng lênnhau, bao gồm các bước quy trình nhiệt độ cao như nút lưu trữ sự hình thành chất cáchđiện (SiO2 / Si3N4) và sự lắng đọng Si3N4 cho sự hình thành tiếp điểm tự liên kết Thuốcdiệt cỏ quy trình cho nguồn và thoát của MOSFET nên được thiết kế cẩn thận để chịuđựng các bước quy trình nhiệt độ Gần đây, phim điện trở cao cho chất cách điện tụ điện,chẳng hạn như Ta2O5 và BST, đã được phát triển cho DRAM hàng hóa và DRAMnhúng Nhiệt độ quá trình cho Ta2O5 và BST thấp hơn của SiO2 / Si3N4 điều này có nghĩa

là quá trình tương thích tốt hơn với màng giấy phép

 Cấu trúc MOSFET

Cấu trúc MOSFET trong DRAM khác với cấu trúc trong ULSI logic Trong cácDRAM gần đây, cổng là phủ Si3N4 cho các bước quy trình tiếp xúc tự căn chỉnh tronghình thành tiếp điểm dòng bit

Hình 2.21 Mặt cắt sơ đồ của DRAM nhúng bao gồm các ô DRAM và MOSFET

logic.

Hình 2.22 Các cấu trúc MOSFET điển hình cho DRAM, DRAM nhúng và logic.

Nó rất khó áp dụng đồng thời quy trình diệt mặn cổng, máng, nguồn Một giải pháp chovấn đề là chỉ áp dụng quy trình diệt mặn cho nguồn và máng So sánh MOSFET cấu trúcđược thể hiện trong Hình 2.22 Tsukamoto và cộng sự, đề xuất một cách tiếp cận khác, cụthể là việc sử dụng lớp dòng W-bit như là kết nối cục bộ trong phần logic

 Độ dày của cổng Oxit

Nói chung, độ dày ôxít cổng DRAM lớn hơn độ dày của các VLSI logic Điều này là

do tối đa điện áp của cổng chuyển giao trong các ô DRAM cao hơn VCC điện áp cungcấp Trong logic VLSI, điện áp cổng tối đa bằng VCC trong hầu hết các trường hợp Đểtheo kịp hiệu suất MOSFET trong các VLSI logic, độ dày oxit của các DRAM nhúng cầnđược thu nhỏ hơn nữa so với trường hợp DRAM Để làm như vậy, ôxít cổng có độ tincậy cao và sơ đồ mạch mới trong xu hướng dòng từ, chẳng hạn như áp dụng điện áp âmcho cổng chuyển tế bào, là bắt buộc Một cách tiếp cận khác là sử dụng oxit cổng dàytrong ô DRAM và oxit cổng mỏng trong logic