Hiện nay, các thuật toán mật mã khối tốc độ cao được xây dựng bởi các cấu trúc mạng hoán vị thay thế điều khiển được, sử dụng thuật toán mã hóa dựa trên các toán tử phụ thuộc dữ liệu chuyển mạch, thường được lựa chọn do ưu điểm về tính bảo mật cao. Tuy nhiên, các thuật toán này cần phải được đánh giá về hiệu quả tích hợp để đảm bảo việc tiết kiệm tài nguyên, giảm điện năng tiêu thụ. Vì vậy, trong bài báo này, ngoài việc giới thiệu về thuật toán mã khối song song BM123-128, chúng tôi tập trung mô tả cách thức mô phỏng thuật toán này trên Chip FPGA Virtex-6 số hiệu XC6VLX240T nhờ sự hỗ trợ của phần mềm Xillinx 14.7. Hiệu quả tích hợp của thuật toán này cũng đã được so sánh với một số thuật toán nổi tiếng cùng loại như EAGLE-128, CIKS-128, COBRAH128, Serpent trong cùng một điều kiện mô phỏng. Các kết quả mô phỏng cho thấy BM123-128 có hiệu quả tích hợp tốt gấp 5 lần COBRAH128 và Serpent, gấp 2 lần CIKS-128.
TNU Journal of Science and Technology 226(11): 357 - 364 ASSESSMENT OF THE INTEGRATED EFFICIENCY OF BLOCK CIPHER ALGORITHMS FOR WIRELESS NETWORKS ON A FPGA CHIP Do Thi Bac, Duong Thu May* TNU – University of Information and Comunication Technology ARTICLE INFO Received: 20/7/2021 Revised: 31/8/2021 Published: 31/8/2021 KEYWORDS Wireless Network Security Controlled substitution permutation network Switchable Data Dependent Operation Block cipher Field-programmable gate array ABSTRACT Currently, due to the advantage of high security, high-speed block ciphers built by Controlled Substitution Permutation Network, using Switchable Data Dependent Operation, are often chosen However, these algorithms need to be evaluated for integrated efficiency to ensure resource saving and power consumption reduction Therefore, in this paper, in addition to introducing the block cipher algorithm BM123-128, we focus on describing how to simulate this algorithm on the XC6VLX240T Virtex-6 FPGA Chip with the support of Xillinx 14.7 software The integrated efficiency of this algorithm has also been compared with some well-known algorithms of the same type such as EAGLE-128, CIKS-128, COBRAH128, Serpent under the same simulation conditions Simulation results show that BM123128 has times better integration efficiency than COBRAH128 and Serpent, times better than CIKS-128 ĐÁNH GIÁ HIỆU QUẢ TÍCH HỢP CỦA THUẬT TỐN MẬT MÃ KHỐI CHO MẠNG KHƠNG DÂY TRÊN CHIP FPGA Đỗ Thị Bắc, Dương Thu Mây* Trường Đại học Công nghệ thông tin Truyền thông – ĐH Thái Nguyên THÔNG TIN BÀI BÁO Ngày nhận bài: 20/7/2021 Ngày hồn thiện: 31/8/2021 Ngày đăng: 31/8/2021 TỪ KHĨA Bảo mật mạng khơng dây Mạng hốn vị thay điều khiển Toán tử phụ thuộc liệu chuyển mạch Mã mật khối Cơng nghệ FPGA TĨM TẮT Hiện nay, thuật toán mật mã khối tốc độ cao xây dựng cấu trúc mạng hoán vị thay điều khiển được, sử dụng thuật tốn mã hóa dựa toán tử phụ thuộc liệu chuyển mạch, thường lựa chọn ưu điểm tính bảo mật cao Tuy nhiên, thuật toán cần phải đánh giá hiệu tích hợp để đảm bảo việc tiết kiệm tài nguyên, giảm điện tiêu thụ Vì vậy, báo này, ngồi việc giới thiệu thuật toán mã khối song song BM123-128, tập trung mô tả cách thức mô thuật toán Chip FPGA Virtex-6 số hiệu XC6VLX240T nhờ hỗ trợ phần mềm Xillinx 14.7 Hiệu tích hợp thuật tốn so sánh với số thuật toán tiếng loại EAGLE-128, CIKS-128, COBRAH128, Serpent điều kiện mô Các kết mô cho thấy BM123128 có hiệu tích hợp tốt gấp lần COBRAH128 Serpent, gấp lần CIKS-128 DOI: https://doi.org/10.34238/tnu-jst.4787 * Corresponding author Email:dtmay@ictu.edu.vn http://jst.tnu.edu.vn 357 Email: jst@tnu.edu.vn TNU Journal of Science and Technology 226(11): 357 - 364 Đặt vấn đề Ngày nay, mạng khơng dây đóng vai trị khơng thể thiếu hoạt động hàng ngày phần lớn cá nhân tổ chức Trong mạng khơng dây, nhu cầu an tồn thơng tin ngày đòi hỏi đáp ứng mức độ cao Một giải pháp hiệu sử dụng mật mã để bảo mật liệu [1] Thuật tốn mật mã mạng khơng dây thực thi phần cứng phần mềm Các thuật toán mật mã truyền thống sử dụng nhiều phép tốn số học đại số nên khơng thích hợp cho tích hợp phần cứng Tuy nhiên, điểm yếu thực phát triển thuật toán mã phần mềm tốc độ thực chậm nhiều so với băng thơng mạng Vì vậy, với mạng không dây băng rộng tại, mức độ bảo mật vấn đề quan trọng Việc phát triển thuật tốn mật mã cịn địi hỏi phải giảm chi phí tính tốn, phù hợp với băng thông, tiết kiệm tài nguyên giảm điện tiêu thụ Do đó, thực thi thuật tốn mã khối dựa công nghệ FPGA hướng tiếp cận phù hợp [2] Một xu hướng xây dựng thuật toán mật mã tốc độ cao cho mạng không dây sử dụng thuật tốn mã hóa dựa tốn tử phụ thuộc liệu chuyển mạch (Switchable Data Dependent Operation - SDDO) Chúng xây dựng cấu trúc mạng hoán vị thay điều khiển (Controlled Substitution Permutation Network – CSPN), cấu trúc tạo nên từ phần tử nguyên thủy mật mã điểu khiển F2/1 F2/2 đề xuất [3] Các thuật toán chứng minh mạnh độ an tồn hiệu tích hợp phần cứng [4] Nhằm kết hợp ưu điểm hiệu tích hợp SDDO với mơ hình thiết kế CSPN Trong [5], [6], chúng tơi đề xuất thuật tốn mật mã khối song song BM123-128 Đây thuật toán mật mã khối có kích thước khối 128 bit với độ dài khóa 128 bit 192 bit 256 bit Như nói trên, thuật tốn cần phải chứng minh tính hiệu việc chiếm dung lượng lưu trữ, sử dụng tối ưu tài nguyên phần cứng tiêu thụ lượng Vì vậy, báo này, trước tiên, chúng tơi giới thiệu sơ lược thuật tốn BM123-128 Tiếp theo, tập trung sâu vào mơ tả chi tiết việc thực thi thuật tốn chip FPGA Vitex XC6VLX240T (đây chip FPGA giá rẻ hãng Xilinx thường sử dụng thực tế) Tiếp đó, chúng tơi mơ tả cách thức đánh giá hiệu tích hợp thuật tốn chip FPGA Cuối cùng, thơng qua việc kiểm nghiệm thực tế, so sánh hiệu thuật toán so với số thuật tốn khác loại cơng bố COBRAH128 [3], CIKS-128 [7], EAGLE-128 [8], Serpent [9] Thuật toán mã khối song song BM123-128 BM123-128 thuật toán mật mã khối có kích thước khối 128 bit với vịng mã hóa khóa bí mật 128 bit, 192 bit 256 bit BM123-128 thiết kế theo mô hình song song vịng mã hóa sở Mơ hình giúp mã hóa giải mã nhanh so với mơ hình nối tiếp (𝑉,𝑒) kết hợp mơ hình nối tiếp song song Thuật tốn sử dụng SDDO khác (𝐅𝑛/𝑚 ) trường hợp cụ thể Việc sử dụng SDDO đề xuất trước số nghiên cứu [3], [8] coi yếu tố giúp hỗ trợ thiết kế mật mã khối cách sử dụng phương pháp lập lịch khóa đơn giản Điều giúp thuật tốn loại bỏ khóa yếu, vừa tạo hiệu suất cao triển khai thuật toán FPGA, vừa giảm chi phí tài ngun Q trình mã hóa /giải mã BM123-128 mơ tả sau: Thuật toán BM123-128 128 bit liệu vào chia thành khối A B, khối 64 bit For j = to {(A, B) Crypt(e)(A, B, Qj,Uj ); (A, B) (B, A)} {(A, B) Crypt(e)(A, B, Q8,U8 )} {(A, B) (A Q9, B U9)} http://jst.tnu.edu.vn 358 Email: jst@tnu.edu.vn TNU Journal of Science and Technology 226(11): 357 - 364 Hình mơ tả thiết kế BM123-128 Hàm biến đổi Crypt(e) thuật toán mơ tả chi tiết thơng qua sơ đồ vịng mã hóa sở hình 1(a1) Thuật tốn sử dụng phương pháp lai ghép dạng HY1 với phần tử nguyên thủy lựa chọn F2/2 với phần tử lựa chọn (h, f, e, j) F′2/2 với phần tử lựa chọn (e, b, b, c) mô tả Bảng Trong đó: Phần tử F2/2: hàm logic cân biểu diễn cho (h, f, e, j) mô tả phương trình sau: y1 = vzx2 vz vx1 zx1 z x1 x2 (1) y2 = vzx1 vx1 vx2 zx2 zx1 z x2 y3 = y1 y2 = vzx1 vzx2 vz vx2 zx2 x1 A a1) B 64 64 Uj Qj 64 64 I 32 32 32 32 F′ (A1 , e3) E 32/ 256 256 256 (8) S F′ 4x4 (A1 , e1) F′ 32/ 256 - 32/ 256 256 I1 I1 I1 F′ (A2 , e2) (8 ) S x I1 -1 32/ 256 256 256 F′ (A2 , e4) E 32/ 256 256 F′ -1 32/ 256 64 64 I c1) b 1) V1 Z1 V2 Z2 F F’ 2/2 2/2 F F’ 2/2 2/2 e1) 32 V2 Z2 F’16/64 F’16/64 V1 Z1 V1, Z1 V2, Z2 F’4/8 F’4/8 F’4/8 V4, Z4 F’4/8 F’4/8 V2, Z2 V3, Z3 I’ V3, Z3 V4, Z4 F’4/8 F’4/8 F’32/128 f1) L1 L2 16 16 e E (e) P2*16/1 E1 I1 16 F’4/8 32 d1) 32 ’ F32/128 E2 V1, Z1 x 32 V1 Z1 V2 Z2 V3 Z3 V4 Z4 F’32/256 V5 Z5 V6 Z6 V7 Z7 V8 Z8 32 32 y 16 Hình Sơ đồ thiết kế thuật toán BM123-128 (𝐿,𝑒) a1) Vịng mã hóa sở, b1) F′4/8, c1) F′32/12 , d1) F′16/64 , e1) F′32/256 , f1) 𝐹′32/256 http://jst.tnu.edu.vn 359 Email: jst@tnu.edu.vn TNU Journal of Science and Technology 226(11): 357 - 364 Phần tử F′2/2: hàm logic cân biểu diễn cho phần tử (e, b, b, c) mơ tả phương trình: y1= vzx1 vzx2 vx1 vx2 zx1 zx2 z v x2 (2) y2= vzx1 vzx2 vz vx1 vx2 zx1 zx2 x1 y3 = vz v z x1 x2 Phần tử Q2/1: hàm logic cân biểu diễn cho phần tử (h, g) mô tả phương trình: y1 = x2v x1 x2 y2 = x1v x2 (3) y3 = x1v x1 x2v Bảng Mô tả CE điều khiển sử dụng Bộ phần tử lựa chọn biểu diễn Tên PE h f e j v = z = v = z = v = z = v = z = F2/2 e b b c v = z = v = z = v = z = v = z = F′2/2 h g Q2/1 v = v = Các hoán vị I, I1, I’ mô tả (4): I = (1) (2,34) (3) (4,36) (5) (6,38) (7) (8,40) (9) (10,42) (11) (12,44) (13) (14,46) (15) (16,48) (17) (18,50) (19) (20,52) (21) (22,54) (23) (24,56) (25) (26,58) (27) (28,60) (29) (30,62) (31) (32,64) (33) (34,2) (35) (36,4) (37) (38,6) (39) (40,8) (41) (42,10) (43) (44,12) (45) (46,14) (47) (48,16) (49) (50,18) (51) (52,20) (53) (54,22) (55) (56,24) (57) (58,26) (59) (60,28) (61) (62,30) (63) (64,32); (4) I1 = (1,17) (2,21) (3,25) (4,29) (5,18) (6,22) (7,26) (8,30) (9,19) (10,23) (11,27) (12,31) (13,20) (14,24) (15,28) (16,32) (17,1) (18,5) (19,9) (20,13) (21,2) (22,6) (23,10) (24,14) (25,3) (26,7) (27,11) (28,15) (29,4) (30,8) (31,12) (32,16); I′ = (1) (2,5) (3,9) (4,13) (5,2) (6) (7,10) (8,14) (9,3) (10,7) (11) (12,15) (13,4) (14,8) (15,12) (16) Quá trình thiết kế CSPN miêu tả tóm tắt sau: (F′2/2 F2/2) F′4/8→ F′16/64 → F′32/128 → F′32/256, F′4/8 mơ tả Hình 1(b1), F′32/128 mơ tả Hình 1(c1), F′16/64 mơ tả Hình 1(d1), F′32/256 mơ tả Hình 1(e1) Các CSPN xây dựng theo phương pháp lai sở lớp phần tử F2/2 F′2/2 Như vậy, 64 phần tử F2/2 chia thành lớp lớp gồm 16 phần tử F2/2 tương tự 64 phần tử F′2/2 chia thành lớp lớp gồm phần tử Với lớp F2/2 F′2/2 thiết kế xen kẽ Lợi thiết kế sử dụng CSPN lai ghép Điểm yếu thiết kế hàm logic cân F′2/2 có tính phi tuyến thấp F2/2 đổi lại đặc trưng vi sai lại tốt Điều giúp cho hiệu ứng thác lũ thuật toán tốt so với trường hợp khác, tức khả chống lại công thám mã vi sai thuật toán trường hợp tốt so với trường hợp sử dụng phần tử F2/2 (𝐿,𝑒) Quá trình thiết kế SDDO: để tiện theo dõi sử dụng kí hiệu F′32/256 làm đại diện cho (𝐴 ,𝑒 ) (𝐴 ,𝑒 ) (𝐴 ,𝑒 ) (𝐴 ,𝑒 ) (𝐿,𝑒) (𝐴 ,𝑒 ) (𝐴 ,𝑒 ) 1 2 1 2 F′32/256 ; F′32/256 ; F′32/256 ; F′32/256 ) Q 32/128 làm đại diện cho (Q 32/128 Q 32/128 ) (𝐿,𝑒) (𝐿,𝑒) Các SDDO F′32/256, Q 32/128 sử dụng thuật toán miêu tả Hình 1(f1) Ở (𝑒) chúng xây dựng từ việc nhúng thêm thành phần P2×16/1 vào CSPN tương ứng Giá trị http://jst.tnu.edu.vn 360 Email: jst@tnu.edu.vn TNU Journal of Science and Technology 226(11): 357 - 364 bit e1, e2, e3, e4 phụ thuộc vào e xác định sau: e1 = e′1 e; e2 = e′2 e, e3 = e′3 e; e4 = (𝑒) e′4 e Đầu P2×8/1 chia thành 16 bit trái 16 bit phải Việc sử dụng SDDO thuật tốn mã hóa ngăn chặn điểm yếu sinh việc sử dụng lược đồ khóa đơn giản Lược đồ khóa thuật tốn BM123-128 thiết kế Bảng Ở khóa 𝐾𝑖 ∈ {0,1}64 sinh từ khóa mật 256 bit: K = (K1, K2, K3, K4) khóa mật 192 bit K = (K1, K2, K3) khóa mật 128 bit K = (K1, K2) Trong vòng biến đổi sử dụng khóa 64 bit cho khối liệu bên trái bên phải Điều giúp cho việc thực phần cứng giảm chi phí Các bit ei (i = 4) sơ đồ thuật toán phụ thuộc vào bit e (e{0,1}) với định nghĩa e = mã hóa e = giải mã, ei xác định sau: e1 = e e1, e2= e e2, e3 = e e3, e4 = e e4 e1, e2, e3, e4 mơ tả bảng khóa thuật tốn Với lược đồ khóa Bảng 2, dễ thấy khóa đảm bảo tính chất thuận nghịch vịng, phân bố khóa Bảng Lược đồ khóa sử dụng BM123-128 Vòng Qj = Uj = Qj = Uj = Qj = Uj = e1 = e2 = e3= e4 = Khóa 128 bit K1 K2 K2 K2 K1 K2 K1 K2 K2 K1 K2 K1 K2 K2 Khóa 192 bit K1 K1 K1 K2 K3 K2 K1 K3 K2 K1 K2 K3 K2 K1 Khóa 256 bit K1 K4 K4 K4 K3 K2 K1 K3 K2 K1 K2 K3 K4 K4 Bit chuyển mạch (chung cho khóa có độ dài khác nhau) 1 1 0 0 1 0 1 1 0 1 FT K2 K2 K1 K2 K2 K1 K1 K3 K2 K4 K1 K3 0 - Thực thuật tốn BM123-128 chip FPGA Hình Thiết kế mật mã khối FPGA theo cấu trúc đường ống http://jst.tnu.edu.vn 361 Email: jst@tnu.edu.vn TNU Journal of Science and Technology 226(11): 357 - 364 Khi thực thuật tốn mã hóa FPGA, có hai cấu trúc thường lựa chọn, cấu trúc vịng lặp sở (IL-Iterative Looping) cấu trúc đường ống (PP-Pipeline) Để đạt tốc độ nhanh triển khai thực thuật tốn mã hóa FPGA, chúng tơi lựa chọn cấu trúc kiểu đường ống Cấu trúc cho phép thực thuật toán với tốc độ cao so với cấu trúc IL chi phí tài nguyên lớn Phần mềm mô thuật toán FPGA theo cấu trúc PP thiết kế bao gồm file VHDL Mỗi file có chức tương ứng giải thích Bảng Bảng Danh mục file VHDL thực thuật toán BM123-128 Tên file alg_PIPE.vhdl alg_pack.vhd alg_top_PIPE.vhd controller_PIPE.vhdl interface.vhdl Reg128b.vhd key_schedule_PIPE.vhd FP.vhd Alg_ROUND.vhd Giải thích ý nghĩa Mơ tả chế độ làm việc thuật toán Định nghĩa phần tử điều khiển, phép biến đổi sử dụng thuật toán hàm biến đổi cho vịng mã hóa sở Mơ tả cổng tín hiệu khối chức Mơ tả liệu điều khiển chương trình Mơ tả tín hiệu đầu vào, tín hiệu ra, tín hiệu điều khiển, chuyển liệu Mô tả việc đổi liệu ghi Mơ tả lược đồ khóa thuật tốn Mơ tả phép biến đổi cuối thuật tốn Mơ tả kiến trúc RTL dùng lưu trữ thơng số hàm ALG_ROUND_FUNCT Đánh giá hiệu tích hợp thuật toán BM123-128 chip FPGA 4.1 Phương pháp đánh giá Để đánh giá hiệu tích hợp thuật tốn mã hóa triển khai FPGA, sử dụng hai mơ hình đánh sau: a Mơ hình đánh giá Đây mơ hình thường sử dụng để đánh giá hiệu thực thuật tốn mật mã FPGA Mơ hình đánh giá theo (5) 𝑻 (5) 𝑰𝑬 = 𝑹 b Mơ hình đánh giá Đây mơ hình đánh giá hiệu tích hợp sử dụng trường hợp tích hợp nhiều chức khác chip Mơ hình đánh giá đánh giá khả dụng xác định theo (6) 𝑻 𝑰𝑬 = 𝑹 ×𝑭 (6) Trong đó: T: thơng lượng (Mb/s) tính theo (7): Thơng lượng = Tần số × Số bit số chu kỳ (bit/s) (7) R: chi phí tài nguyên xác định thơng qua chi phí theo thơng số sau: số lượng slices; số lượng flip flop; số CLB (Configurable Logic Block); số lượng LUT (LUT: Look-Up Table); số lượng IOB (Input/Output Block); số lượng Block Select RAMs (BRAMs) Thơng thường R tính thơng qua số lượng CLB F tần số sử dụng (MHz) IE hiệu thực thiết kế 4.2 Kết đánh giá http://jst.tnu.edu.vn 362 Email: jst@tnu.edu.vn TNU Journal of Science and Technology 226(11): 357 - 364 Để đánh giá hiệu tích hợp thuật tốn BM123-128, chúng tơi chạy mô thiết kế mô tả Bảng dùng phần mềm Xillinx 14.7 Phần mềm chạy hệ điều hành Windows 10 - 64 bit máy tính HP pro 4540s VPCEA36FG chip Core i5-3230, ram 8GB, ổ cứng 500G, dòng chip FPGA lựa chọn Virtex-6 với số hiệu XC6VLX240T thuộc Kit phát triển FPGA Virtex ML605 Evaluation Platform Các bước chi tiết tiến hành theo Error! Reference source not found Kết thực với sơ đồ kiến trúc thuật toán thể Hình Từ kết thu được, xác định số CLB sử dụng tần số hoạt động để tính số hiệu IE theo hai mơ hình đánh (5) (6) Hình Kết chạy mơ thuật tốn BM123-128 phần mềm Xillinx 14.7 Nhằm so sánh hiệu thuật toán BM123-128 với thuật tốn khác tương đồng cơng bố trước đó, chúng tơi chạy thử nghiệm điều kiện mơ thuật tốn EAGLE-128, CIKS-128, COBRAH128, Serpent Các kết tính tốn hiển thị chi tiết Bảng Theo bảng này, hiệu tích hợp BM123-128 theo mơ hình mức trung bình so với thuật tốn khác Tuy nhiên, theo mơ hình 2, hiệu tích hợp BM123-128 EAGLE-128 lớn từ đến lần so với thuật tốn cịn lại Tuy nhiên, khả chống lại thám mã lượng sai EAGLE-128 lại nhiều so với BM123-128 [5] Bảng Đánh giá hiệu tích hợp số thuật toán Tên thuật toán EAGLE-128 [8] BM123-128 CIKS-128 [7] COBRAH128 [3] Serpent [9] Kích thước khối 128 128 128 128 128 Số vòng R (CLB) F (MHz) T (Mbps) 10 8 12 32 4120 6218 6346 22080 7964 95 23,003 81 90 14 12160 2944 5184 11500 444 Hiệu (1) (2) 2,95 31,07 0.47 20,59 0,82 10,09 0,06 4,10 0,06 4,01 Kết luận Đối với thuật tốn mã hóa sử dụng để bảo mật thông tin mạng không dây khác nay, ngồi tiêu chí tính bảo mật cịn phải thỏa mãn việc tiết kiệm tài nguyên, chi phí tính toán thấp tiêu thụ điện thấp Để xác định tiêu chí này, cần tiến hành http://jst.tnu.edu.vn 363 Email: jst@tnu.edu.vn TNU Journal of Science and Technology 226(11): 357 - 364 theo hai bước Bước lựa chọn cấu trúc thiết kế, xây dựng file VHDL để thực thuật toán chip FPGA Ở bước kế tiếp, qua việc chạy mô nhằm xác định số tài nguyên mà thuật toán chiếm giữ, đánh giá hiệu tích hợp thuật tốn theo hai mơ hình nói Trong báo này, việc giới thiệu thuật toán BM123-128 đề xuất [5], [6], mô tả chi tiết cách thức triển khai thuật toán BM123-128 theo cấu trúc đường ống (PP) chip FPGA Virtex-6 số hiệu XC6VLX240T với hỗ trợ phần mềm Xillinx 14.7 Hiệu tích hợp thuật toán so sánh với số thuật toán tiếng loại EAGLE-128, CIKS-128, COBRAH128, Serpent điều kiện mô Các kết mơ cho thấy BM123-128 có hiệu tích hợp tốt đa số thuật tốn cịn lại theo hai mơ hình đánh giá Kết bước đầu để tiếp tục thử nghiệm thuật toán thiết bị thực tế để ứng dụng thực tiễn TÀI LIỆU THAM KHẢO/ REFERENCES [1] B A Forouzan, Introduction to cryptography and network security McGraw-Hill Higher Education, 2008 [2] M Madani and C Tanougast, “FPGA implementation of an optimized A5/3 encryption algorithm,” Microprocessors and Microsystems, vol 78, pp 103212, 2020 [3] N A Moldovyan and A A Moldovyan, Data-driven Ciphers for Fast Telecommunication Systems, Auerbach Publications Talor & Francis Group, New York, 2008 [4] S D P Tran, Y -H Shin, and C Lee, “Recovery-Key Attacks against TMN-family Framework for Mobile Wireless Networks,” KSII Transactions on Internet and Information Systems, vol 15, no 6, pp 2148-2167, 2021, doi: 10.3837/tiis.2021.06.012 [5] T B Do, “Development of some highly integrated cryptographic algorithms on hardware devices,” PhD thesis in mathematics, Institute of Information Technology, Vietnam Academy of Sciences and Society, 2014 [6] H M Nguyen and T B Do, “Hybrid Model in the Block Cipher Applications for High-Speed Communications Networks,” International Journal of Computer Networks & Communications (IJCNC), vol 12, no 4, July 2020, doi: 10.5121/ijcnc.2020.12404 55 [7] Y Ko, C Lee, S Hong, J Sung, and S Lee, Related-Key Attacks on DDP Based Ciphers: CIKS-128 and CIKS-128H In: Canteaut A., Viswanathan K (eds) Progress in Cryptology - INDOCRYPT 2004 INDOCRYPT 2004 Lecture Notes in Computer Science, vol 3348, Springer, Berlin, Heidelberg, doi: https://doi.org/10.1007/978-3-540-30556-916 [8] N Moldovyan, A Moldovyan, M Eremeev, and N Sklavos, “New Class of Cryptographic Primitives and Cipher Design for Networks Security,” I J Network Security, vol 2, pp 114-125, 2006 [9] C Chitu and M Glesner, “An FPGA Implementation of the AES-Rijndaelin OCB/ECB modes of operation,” Microelectronics Journal, vol 36, pp 139-146, 2005 [10] Xilinx Inc, “Development System Reference Guide”, [E-book], 2021 [Online] Available: www.xilinx.com [Accessed June 04, 2021] http://jst.tnu.edu.vn 364 Email: jst@tnu.edu.vn ... ALG_ROUND_FUNCT Đánh giá hiệu tích hợp thuật tốn BM123-128 chip FPGA 4.1 Phương pháp đánh giá Để đánh giá hiệu tích hợp thuật tốn mã hóa triển khai FPGA, sử dụng hai mơ hình đánh sau: a Mơ hình đánh giá. .. dụng để đánh giá hiệu thực thuật toán mật mã FPGA Mơ hình đánh giá theo (5)