THIẾT KẾ MẠCH FULL ADDER MÔ PHỎNG LAYOUT VỚI CÔNG NGHỆ 0.13µM Đầu tiên chúng ta dựa vào hàm trạng thái đầu ra của mạch trên cơ sở sử dụng phần mềm DSCH3 thực hiện vẽ sơ đồ nguyên lý mức cổng và mức transistor của mạch cần thực hiện, tạo file Verilog cho mạch. Dùng Microwind 3.1 để mô phỏng Layout mạch thực hiện trên cơ sở file Verilog của mạch đã tạo ra từ DSCH3 theo công nghệ 0.13µm. Sau đó thực hiện lại mạch cộng bằng thao tác trực tiếp trên Microwind3.1.
THIẾT KẾ MẠCH FULL ADDER MÔ PHỎNG LAYOUT VỚI CÔNG NGHỆ 0.13µM Mở đầu Đầu tiên dựa vào hàm trạng thái đầu mạch sở sử dụng phần mềm DSCH3 thực vẽ sơ đồ nguyên lý mức cổng mức transistor mạch cần thực hiện, tạo file Verilog cho mạch Dùng Microwind 3.1 để mô Layout mạch thực sở file Verilog mạch tạo từ DSCH3 theo cơng nghệ 0.13µm Sau thực lại mạch cộng thao tác trực tiếp Microwind3.1 I Mô tả Boole mạch cộng toàn phần Bộ cộng nhị phân tồn phần mạch tổ hợp gồm có đầu vào tương ứng A (In1), B (In2), C (In3) đầu Sum_out Carry_out theo bảng trạng thái sau A (In1) 0 0 Ngõ vào B (In2) 0 1 Ngõ Sum _out Carry_out 0 1 0 C (In3) 1 0 1 1 1 0 1 1 1 1.1 Bảng trạng thái mạch cộng nhị phân toàn phần 1.1 Sơ đồ mức cổng mạch cộng nhị phân toàn phần 1.2 Sơ đồ mức Transistor mạch cộng tồn phần II Kết mơ trạng thái cộng nhị phân toàn phần 2.1 Bảng trạng thái hiền thị Led ngõ A (in1) 0 0 Ngõ vào B (in2) 0 1 Ngõ LED2 (Sum _out) LED1 (Carry_out) 0 1 0 C (in3) 1 0 1 1 1 0 1 1 1 Trong đó: + In1, In2, In3 trạng thái tín hiệu đầu vào + LED2 (Sum_Out), LED1 (Carry_out): trạng thái tín hiệu đầu 2.2 Kết mô hiền thị Led ngõ + Khi đầu vào In1=0, In2= 0, In3= 0; đầu Carry_out = ( led1 tắt), Sum_out = (led tắt) + Khi đầu vào In1=0, In2= 0, In3= 1; đầu Carry_out = ( led1 tắt), Sum_out = (led sáng) + Khi đầu vào In1=0, In2= 1, In3= 0; đầu Carry_out = ( led1 tắt), Sum_out = (led sáng) + Khi đầu vào In1=0, In2= 1, In3= 1; đầu Carry_out =1 ( led1 sáng), Sum_out = (led tắt) + Khi đầu vào In1=1, In2= 0, In3= 0; đầu Carry_out =0 ( led1 tắt), Sum_out = (led sáng) + Khi đầu vào In1=1, In2= 0, In3= 1; đầu Carry_out =1 ( led1sáng), Sum_out = (led tắt) + Khi đầu vào In1=1, In2= 1, In3=0; đầu Carry_out =1 ( led1sáng), Sum_out = (led tắt) + Khi đầu vào In1=1, In2= 1, In3=1; đầu Carry_out =1 ( led1sáng), Sum_out = (led sáng) III Khởi tạo Layout 3.1 Tạo file Verilog cho sơ đồ mạch mức cổng (gate level circuit) DSCH3 // DSCH3 // 5/6/2015 3:04:02 PM // E:\K28_Vienth\Cao hoc_Vienth\VLSI\softwave\DSCH\ieee\Fulladder.sch module susu( in3,in1,in3,in2,in1,in2,out1,out2); input in3,in1,in3,in2,in1,in2; output out1,out2; wire w2,w3,w4,w5,w6,w7,w11,w15; wire ; nor #(16) nor2_1(w4,w2,w3); nor #(23) nor2_2(w7,w5,w6); and #(16) and3_3(w3,in1,in2,in3); and #(16) and2_4(w2,w11,w7); not #(10) inv_5(out2,w4); not #(10) inv_6(out1,w7); and #(16) and2_7(w5,in3,w15); and #(16) and2_8(w6,in2,in1); or #(16) or2_9(w15,in1,in2); or #(19) or3_10(w11,in1,in2,in3); endmodule // Simulation parameters in Verilog Format always #1000 in3=~in3; #2000 in1=~in1; #4000 in3=~in3; #8000 in2=~in2; #16000 in1=~in1; #32000 in2=~in2; // Simulation parameters // in3 CLK 10 10 // in1 CLK 20 20 // in3 CLK 40 40 // in2 CLK 80 80 // in1 CLK 160 160 // in2 CLK 320 320 3.2 Mô Layout mạch cộng Microwind 3.1 (rules 0.13µm) 3.3 Mơ dạng sóng vào/ 3.4 Mạch full adder vẽ lại tay mạch cộng toàn phần ... đầu vào + LED2 (Sum_Out), LED1 (Carry_out): trạng thái tín hiệu đầu 2.2 Kết mô hiền thị Led ngõ + Khi đầu vào In1=0, In2= 0, In3= 0; đầu Carry_out = ( led1 tắt), Sum_out = (led tắt) + Khi đầu vào... Khi đầu vào In1=0, In2= 1, In3= 0; đầu Carry_out = ( led1 tắt), Sum_out = (led sáng) + Khi đầu vào In1=0, In2= 1, In3= 1; đầu Carry_out =1 ( led1 sáng), Sum_out = (led tắt) + Khi đầu vào In1=1,... Khi đầu vào In1=1, In2= 0, In3= 1; đầu Carry_out =1 ( led1sáng), Sum_out = (led tắt) + Khi đầu vào In1=1, In2= 1, In3=0; đầu Carry_out =1 ( led1sáng), Sum_out = (led tắt) + Khi đầu vào In1=1,