Tiểu luận công nghệ vi điện tử và thiết kế vlsi

Full-adder là phần tử cơ bản quan trọng trong các mạch thực hiện phép toán số học. Phần tử cơ bản này thực hiện phép toán cộng các số nhị phân 1 bit (A và B) với giá trị nhớ (Cin) để tạo ra giá trị tổng và nhớ ở đầu ra.

I GIỚI THIỆU CÁC LUẬT THIẾT KẾ TRONG CÔNG NGHỆ 0.13µm http://www.vlsitechnology.org/html/layout_rules.html Luật layout vùng giếng (Well layout design rules): Luật layout vùng khuếch tán (Diffusion layout design rules): Trong đó: PD pdif P-diffusion vùng NWELL PS ptie P-diffusion vùng PWELL Luật layout lớp poly (Poly layout design rules): Trong đó: DIF N-diffusion vùng PWELL P-diffusion vùng NWELL PO polysilicon 4 Luật khoảng cách chồng lấp (Implant layout design rules) Trong đó: nimp N-implant; pimp P-implant; Luật điểm kết nối (Contact layout design rules): Luật layout lớp kim loại (Metal-1 layout design rules): Luật VIA1 lớp kim loại (Via1 and metal-2 layout design rules): Tập tin cmos013.rul chứa đựng luật thiết kế mô tả trên: II CÁC BƯỚC THIẾT KẾ Mô tả Boole mạch: Thiết kế mạch bắt đầu việc xem xét mô tả bảng luận lý mạch Gọi A, B hai đầu vào C cờ nhớ vào S tổng, C_out cờ nhớ Bảng luận lý mơ tả hình bên dưới: A B C S Cout 0 0 0 1 0 1 0 0 1 0 1 1 1 1 1 Từ luận lý mạch ta suy ra: C_out = ABC’ + A’BC + AB’C + ABC = ABC’ + C(A’B+AB’) + ABC = AB(C+C’) + C(A+B) = AB + AC + CB S = A’BC’ + AB’C’ + A’B’C + ABC = (A+B+C)(A’B’+A’C’+B’C’+A’B’C’) + ABC = (A+B+C)((A’+B’)(A’+C’)(B’+C’)) + ABC = (A+B+C)((AB)’ (AC)’ (BC)’) + ABC = (A+B+C)(AB + AC + BC)’ +ABC = (A+B+C).C_OUT’ + ABC Sơ đồ mức cổng: Mô tả mức transistor C_OUT = AB+C(A+B) S = (A+B+C).C_OUT’ + ABC III THIẾT KẾ LAYOUT SỬ DỤNG PHẦN MỀM MICROWIND IV MÔ PHỎNG KẾT QUẢ ĐẠT ĐƯỢC Kết mô Microwind Kết mô Orcad-Spice Theo mơ tả hình thì: Điểm V(C_out) tương ứng với V(9) Điểm V(S) tương ứng với V(3) Sau đó, dùng SPICE mở tập tin Full_Adder.cir để mơ Thiết lập cửa sổ mô cho V(VA), V(VB), V(VC), V(9), V(V3) kết hình bên dưới: V NHẬN XÉT Hình: Trễ tối đa ngõ 51ps - Khi mạch bắt đầu hoạt động có chưa ổn định khoảng 0.5ns - Theo hình xét thời gian 10ns thấy trễ tối đa ngõ 51ps Đây giá trị chấp nhận (thơng thường trễ cần nhỏ 1.2ns)